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Allegro 系列

現代人做事講求效率,而在 PCB 設計也不例外! 若 EE 與 Layout 人員能在設計過程中先進行初步分析,並且快速排除常見的信號 / 電源問題,就能減少來回的溝通,本文將剖析當 Sigrity Aurora + Allegro Symphony 兩套工具強強結合,將會擦出什麼火花?

若設計人員能提前檢查到並即時修正一些關於製造上的問題,就能大幅減少與板廠間來回溝通的次數。本文將詳解 Allegro Design For Fabrication (DFF) 如何幫助設計人員事先在設計中檢查到製造問題並快速解決。

Cadence 近日所發布 Allegro 17.4 QIR3 新版本,在佈線速度和效能又提升到新的層次,究竟更新版又多了哪些功能來幫助設計團隊達到巔峰呢? Graser 應用工程師 – Jack,將傳授七個必學招式,讓您成為像鬼滅之刃炭治郎一樣厲害的抓鬼大師,輕鬆揪出隱藏在設計階段中各式各樣難纏的「鬼」!

對於不瞭解 PCB Layout 設計複雜性的人來說,可能認為 Layout 只是一項「把各個點連接起來」的工作。然而,PCB Layout 並非如此簡單,成功的佈線和平面利用對電路性能將有直接影響。本章的目的是在啟動自動佈線程式之前,讓新手設計師明白一些基本的佈線要點,能夠快速上手並能避免自動化功能所帶來的陷阱,從而達到提升設計效率。

第三堂課將探討如何高效複用來自於 Allegro® DE HDL 或 OrCAD™ Capture 的已有設計,並實現複雜的 symbol 分離。

在 PCB 組裝過程或任何與 PCB 相關的過程中,有無數的地方可能出錯,儘管設計人員在創建 PCB 陣列時並沒有過多參與,了解所涉及的內容依舊是重要課題,才能避免製造上的任何麻煩。本電子書將詳述設計人員的責任與設計製造組裝過程之間的相對互聯性。

提升電路圖設計效率的快速鍵設置技巧 、Symbol 找尋和調用撇步、 利用 BUS 的正確方式、零件邏輯關係連接訣竅… 第二堂課將帶你一一掌握。

全新系列課【 PCB 系統設計 — 從電路圖到投產 】將分為 6 個單元,透過實例演示與大家探討 PCB 系統設計理念與方法,從概念階段到物理實現,幫助系統設計師、硬體工程師、PCB 設計工程師實現設計人力、設計心力、設計物力的「極簡化」。 第一堂課將傳授 PCB 系統設計流程要點、電路圖遷移技巧、System Capture 主要功能 Demo 演示等成為 PCB 系統設計高手之必知重點。

在 PCB 的設計中,往往採用了分區原理,即有不同的電路組來完成不同的功能,從而防止不同組電路之間產生干擾,使電路板正常運行。本文將探討 PCB 設計中的功能性分區,以及 CAD 工具如何幫設計人員完成此目標。

疊構策略會影響 PCB 的電子和機械性能,因此要打造可靠的 PCB,選擇合理的 PCB 疊構策略十分重要。了解與 PCB 疊構有關的成本增加因素,將有助於工程師在 Layout 的成本與性能間進行權衡取捨並作出明智的決定。除此之外,牢記 DFM 注意事項也是設計人員在創建 PCB 疊構時判斷項目的關鍵,以確保 PCB 的可製造性。

在【 電路可靠度設計 】系列專題第二篇將以實例說明如何使用電應力分析功能進行零件 Derating 分析,快速識別修正任何壓力過大的零組件避免 EOS 發生,快速提高零件選用的可靠度。

【 電路可靠度設計 】系列專題 將探討電路設計上常見的可靠度問題以及如何在設計創建初期應用自動驗證分析工具,降低在可靠度需求上所花費的時間與人力,確保最終產品能供提供符合市場所需性能和產品壽命。本系列首篇內容將詳解如何設定和運用電路邏輯檢測 (Audit Schematic) 功能自動識別一般難檢測到的電路設計錯誤,並針對 52 電路檢查規則提供圖解範例。用最直觀的方式帶給使用者印象深刻的操作體驗。

90 年代首次開發電焊金屬電極堆時,PCB 的漏斗形成了。帶有整合平面電極的標準六層 PCB 也被用作信號分配網路。而新的 PCB 技術使現代六層 PCB 漏斗設計由標準 PCB 設計過渡到可捲曲漏斗軟性電路板。借助透過更薄的厚度、更細的線條和獨特的形狀,軟性 PCB 技術支援應用多層漏斗的高密度電子電路。本文將分享多層 PCB 漏斗設計和應用要點。

Cadence 於近日發佈 SPB 17.4 QIR2 更新版本,Allegro 佈線速度和效能提升超有感!
全新 3D Model Mapping 功能,可一鍵完成對齊的模型資料。
動態銅箔增強功能,大大提高了在拉線時動態銅箔的更新效能。
本文將用實測影片帶您一覽更新必看重點,助力 PCB 開發團隊分秒登上設計之巔!

本電子書將以實例逐一解鎖 IR Drop 壓降、Coupling 耦合、Impedance 阻抗、Crosstalk 串擾、Reflection 反射、Return Path 回流路徑等 6 種分析技巧並收錄使用上常遇到的問題,幫助 EE、Layout 人員在設計前期階段不需依靠 SI/PI 專家就能做初步的模擬分析,快速找出並排除常見信號 / 電源問題,提升設計品質和效率。

去年 Cadence 收購了 InspectAR 公司,這是一家將 EDA 資料與實際產品圖像相結合的AR公司。本文包含影片,將演示在一個具有 FPGA 的複雜 PCB 上使用 inspectAR,提高實驗室處理電子產品的效率並減少冗餘工作。

所有的智慧手機、汽車系統和 IoT 設備都依賴運算能力來完成各自的工作,而如果不使用 DDR 記憶體,這一切都無法實現。隨著 DDR5 的最新推出,我們迎來了新一代的性能標準。為達到這種性能水準,必須精確設計和規劃印刷電路板來適應 DDR 記憶體的高速需求。本文將探討如何成功在 PCB 上進行 DDR 佈線。

軟硬結合板電路可靠、通用並且節省空間。隨著各類應用的尺寸在不斷縮小,這種用於電子電路的軟性基板越來越受歡迎,由於軟硬結合電路可以彎曲,設計人員就可以在可用的空間內放置更多的電路,甚至能以3D形式將電路板層堆疊在硬性面上,有助於降低成本。
本文將介紹如何運用Allegro®PCB進行自動軟硬結合板中的層間設計同步檢查。

隨著 PCB 機構外殼尺寸日益縮小以及 PCB 本身複雜性的增加,電子和機構團隊之間的協作對於設計的成功變得愈發重要。團隊之間的調整需要快速有效地傳達給彼此,以保證設計繼續向前推進,因此 ECAD 和 MCAD 之間的互相聯繫。本電子書將詳細說明 ECAD 與 MCAD 團隊各自的設計需求和溝通要素。

針對 SI/PI 的檢查動作是每位工程師的必修課,通常是在檢查環節中落實,但是卻往往避免不了遺漏,而可能導致訊號設計品質問題。最後一期我們將與大家分享在 PCB 設計環境下,如何透過 In-Design Analysis (IDA,即設計同步分析) 來實現訊號品質設計,在設計過程中就盡力排除訊號品質隱患,從而實現高品質交付。

以設計規則為例:在開始新專案時,許多PCB設計工程師傾向於按照自己的設計規則來重新打造設計,而不是依靠一個適當的、有條理的、系統的規則方法。當時間因素至關重要時,這種做法會大大降低專案進展,本文將討論可以提高多層電路板設計效率的規則方法。

在【 PCB 設計同步分析 】系列專題最終章將分享如何使用 Allegro 的 Return Path 分析功能,在 PCB 設計過程中進行回流路徑分析,幫助工程師快速找出那些高速訊號的回流路徑是否適當,以確保 Layout 的品質並且減少產品量產後因訊號不穩而需要召回的重大損失,實現設計一次性成功。

佈線設計並非連連看,而是設計思路的物理實現,有了設計思路 + 系統規劃,才能交付高品質的PCB設計作品。

本期我們將聚焦於 佈線規劃特殊走線Step model 匹配 等必備知識和技巧,減少重複勞動,為您贏得設計思考和規劃的時間。

在【 PCB 設計同步分析 】系列專題第五篇將分享如何使用 Allegro 的 Reflection 分析功能,只要搭配零件模型的掛載,EE / Layout 人員可以不需要倚靠 SI 人員,便能於設計中同步進行 SI 等級的訊號反射分析,即時確認並修正 PCB 設計,以提升設計效率並減少不良發生機率。

在【 PCB 設計同步分析 】系列專題第四篇將分享如何使用 Allegro 的 Crosstalk 分析功能,EE 或 Layout 人員只需搭配零件模型的掛載,就能於設計中同步進行 SI 等級的串擾分析,預先消除常見的訊號串擾問題,並達到更為精確的結果。

佈局佈線是 PCB 設計的物理實現環節,本期我們將聚焦於 PCB/ 軟硬板疊構設置、自動 Fanout 、電源設計等必備知識和技巧,來減少重複勞動,提升設計效率,將有限的時間用在「刀口」上。

在【 PCB 設計同步分析 】系列專題第三篇將分享如何使用 Allegro 的 Impedance 分析功能,在 PCB 佈線過程中同步進行訊號特性阻抗分析,幫助 PCB Layout 工程師即時修正 PCB 走線設計。

佈線看似簡單,但其實它卻是設計成功的關鍵。根據 Cadence 用戶研究表示,佈線階段所花費的時間可能佔整個設計流程的 50% 以上。
預先構想佈線方案是相當必要的動作,因此,清晰的制程思路將是 PCB 設計成功的不二法門,確保專案交付的高品質以及高效率。
本電子書將從以下步驟詳細解說佈線流程各個環節中需注意的要點和訣竅。

Constraint Manager (簡稱 CM ) 是 PCB 設計的核心,驅動整個 PCB 設計,為 PCB 設計品質保駕護航。CM 囊括物理規則、間距規則、電氣規則、同名網路規則、組裝規則、DFM 規則等內容。本期將詳細指導「物理 / 間距 / 電氣規則有效設置」,並輔以實戰教學影片告訴你一些不可不知的 Constraint Manger 應用訣竅。

在【 PCB 設計同步分析 】系列專題第二篇將分享如何使用 Allegro 的 Coupling 分析功能,在 PCB 設計過程中預先進行訊號耦合分析,Layout 工程師不用勞煩 SI 人員就能及時找出可能發生耦合干擾的走線問題並予以排除,從而節省設計時間並確保佈線品質。

第二課【即時設計】基礎篇 - 將為您提供「DFx 規則設定」詳細指導; 技巧篇 - 將分享如何「有效利用格點系統」的小撇步;實戰篇 -100 分鐘高清實戰教學「即時 DFx 設計」影片。

在【 PCB 設計同步分析 】系列專題將解密六大隱藏分析技巧,幫助 EE、Layout 人員在設計前期階段不需依靠 SI / PI 專家就能做初步的模擬分析,快速找出並排除常見訊號 / 電源問題,提升設計品質和效率。本系列首篇將分享如何使用 Allegro 的 IR Drop 分析功能,在PCB設計過程中快速進行壓降分析,即時排除常見電源問題,實現電源供應設計最佳化。

【極致 PCB 設計全流程線上學堂】將循序漸進地與大家分享 PCB 設計各個階段的基礎知識 → 進階技巧 → 實例應用。 基礎和技巧篇將以電子講義(PDF)形式、實戰篇以教學影片呈現,大家可以按需索取觀看。第一課【實戰篇-設計環境搭建】 在 demo 教學影片演練中導入設計資料、定制最佳視窗、設置最佳參數,獲取 Cadence 專家一手 tips!

本期電子書將從元件 Footprint 創建、Layout 設置、機構約束設定…等幾個面向說明如何成功地設置佈局並放置元件。

熱管理對於使電路板中的元件保持在安全工作溫度範圍內非常重要。「低熱阻」等於「低熱導率」嗎?本文將討論可以降低 PCB 熱阻,並確保電路板處於安全溫度範圍內的一些方法。

【 極致 PCB 設計全流程線上學堂 】將循序漸進地與大家分享 PCB 設計各個階段的基礎知識 → 進階技巧 → 實例應用。 基礎和技巧篇將以 電子講義(PDF)形式、實戰篇以教學影片呈現,大家可以按需索取觀看。第一課:【基礎篇】 設計圖紙導入、【技巧篇】 7大設置幫助您定制最佳視窗。

除佈線的基本準則外,我們還必須遵守高速 PCB 佈線與 RF PCB 佈線的特殊設計規則,本文將討論如何實現這一平衡!

什麼是高速設計的問題關鍵?如何在設計中儘早識別問題、解決問題?答案盡在本期電子書!

高速 PCB 的 layout 設計需要考慮更多、挑戰更多;是對我們 PCB設計人員技能的大幅拓展。本文提出了我們都需要熟悉的一些更嚴格的高速電路相關要求和設計實踐,並對其中部分進行詳細說明。

從恰當接地到材料選擇,本電子書將討論在 PCB 設計中為獲得最佳射頻性能而需要注意的設計要點及考量因素。

如何消除將兩個或多個電路板放在一起時產生的分歧或脫節現象?如何利用協同作業提高設計效率?

我們是否必須為一個測試夾具付費?考慮 DFT 的最佳時間是什麼時候?答案盡在本期電子書!

材料特性將如何影響 5G 系統設計?

淚滴厚度多少合適?雖然每個製造商都有自己的可製造性設計(DFM)指南,但是本文包含一個通用標準方程式~

本電子書精煉詳實,是快速全面掌握 DFM 常見問題及解決辦法的不二指南。無論讀者使用何種設計軟體,都可以在本書中獲得使設計成功的知識提點。

PCB 設計人員需要掌握哪些設計技術才能輕鬆應對更小、更輕、更快的物聯網(IoT)領域設計目標?

在高速訊號設計中避免 90° 角走線是否具有科學依據? 20° 和 30° 的情況下是倒角還是斜切?

多層電路板如何分區?不同類型的內部電路板連接方式有何不同?

本文中,IPC-2581 標準的全行業推進者 Hemant Shah 將為大家解答關於該標準的常見問題,特別是相較於 Gerber 和 ODB++ 等舊式標準而言,IPC-2581 的優勢及特點。

通常我們考慮多層電路板 PCB 設計時,往往會想到伺服器環境中的電路板機架或遊戲平台組合。但是如果我們的典型硬性電路板並不適合多層電路板使用的實體機殼怎麼辦?我們會願意付額外的價格來使用軟性電路板嗎?如果我們可以將這兩者的優點兼而有之呢?本文將介紹軟硬結合板的優點、性質以及如何更好地滿足多層電路板的 PCB 設計需求。

Allegro Flow Planning 於高速 PCB 設計流程中能夠大幅度的縮短評估佈線空間及走線方式所花費的時間成本,並且提升設計效率。現在,搭配 Allegro PCB Symphony Team Design Option 線上協同作業功能,能將 Flow Planning 所規劃之佈線走勢藉由線上多人合作來加速 PCB 設計流程,快速完成 PCB 設計。

本文將分享 Allegro PCB Editor 的獨家使用技巧,包含了定制特定的應用環境,讓工具發揮最大效率的方法和範例。

隨著專案向前推動,我們來到了生產階段,發現了在 REV1 貼片時隱藏著的預生產問題。這些問題要如何解決呢?有沒有辦法可以提前避免這些問題的產生呢?

本章將講述 PCB 的設計流程和步驟要點,對 PCB 設計的各個環節建立起清晰系統的認知和理解。

本章將透過試卷答題的方式測試大家對 PCB 設計基礎知識的掌握程度,題目內容包括 PCB 的概念、類別及物理結構知識。

一個全新的概念給團隊帶來了商機,但是為了節省時間而需要利用已有的設計來減少工作量。儘管單板外形可以重複使用,但是某個連接器的位置卻不能複用。一個新設計,無論是原創還是翻新,都需要良好的基礎。

STP 是一種符合 STEP 國際標準 (ISO 10303) 的 CAD 檔案格式,是一種獨立於系統的產品模組的 3D 交換格式檔,因此獲得了大多數工程軟體的支援。在 Allegro / OrCAD PCB Designer 提供與 STEP model 對應連結的功能,透過此功能的操作可以讓工程師觀察到接近真實外觀的 PCB 外型,如同機構工程師的操作。

隨著 PCB 上高速訊號速率的提升,高速設計方案會在 PCB 設計中引入比較多的 DRC,最常見的是 K/L、K/V 等 DRC。設計者允許這些 DRC 的存在,但是這些 DRC 的占比已經超過整板 DRC 的 50% 以上,他們的存在會降低 ALLEGRO 的運行速度,甚至延長某些操作的執行時間(例如:更新 DRC,Database check 等),還影響投板前的 DRC 排查效率和品質。Allegro17.2Via structure 功能,可以幫助設計者去除這些 DRC,提升設計效率和設計品質。

Start Page 是一個新的顯示介面,以第二介面形式集成於 Allegro PCB Designer 的畫面中,它允許使用者訪問常用資訊,例如最佳實踐、升級資訊、指導和說明等。

為了避免專案延遲或電路板品質不夠高而帶來的成本升高,設計工程師需要一種在設計週期早期避免 DFM 錯誤的方法,批量運行的傳統工具已經不足以避免在設計週期後期發現 DFM 問題。修復於已然,不如防患於未然。

「升級到 Allegro 17.2-2016 的 10 大理由」迎來了最後一篇,非常感謝大家的支持!

請查閱「升級到 Allegro 17.2-2016 的 10 大理由之 10:易於使用的改進」

「升級到 Allegro 17.2-2016 的 10 大理由「系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 9:新設計規則檢查」

「升級到 Allegro 17.2-2016 的 10 大理由」系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 8:過孔結構——下一代高速佈線解決方案」

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今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 7:梯形凸塊佈線——下一代高速佈線解決方案」

「升級到 Allegro 17.2-2016 的 10 大理由」系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 6:平滑的弧形走線節省了軟板設計的走線設計階段」

「升級到 Allegro17.2-2016 的 10 大理由」系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 5:如何層疊」

「升級到 Allegro17.2-2016 的 10 大理由」系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 4:行業領先的背鑽能力」

「升級到 Allegro17.2-2016 的 10 大理由」系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro 17.2-2016 的 10 大理由之 3:新的 PAD 編輯器——不只是一個新 GUI」

「升級到 Allegro17.2-2016 的 10 大理由」系列繼續推出,歡迎共同探討~~

今天帶來的是「升級到 Allegro17.2-2016 的 10 大理由之 2:新的即時並行團隊設計功能」

「升級到 Allegro17.2-2016 的 10 大理由」第一篇文章受到了很多關注,感謝大家的支持!接下來會帶領大家一一瞭解 10 大理由的細節,歡迎共同探討~~

首先帶來「升級到 Allegro17.2-2016 的 10 大理由之 1:先進的軟板和軟硬結合板設計支援」

[ Cadence Allegro V17.2 Back Drill Enhancement上篇 - Padstack Editor ]

在網通及伺服器產品,高速電路設計中越來越常使用 10/25 Gbps 的信號,由於 PCB 材質、走線長度及 Via Stub 對於高頻信號所造成的損耗則越顯得嚴重。因此,Backdrill 能夠針對 Via Stub 的問題做為解決方案之一;V17.2 對 Backdrill 處理技術有多方面的提昇, 如:經由 Padstack 設計即可帶入背鑽孔徑定義、處理後限制區及 Via 標籤顯示等功能,藉由此篇介紹讓您了解 Backdrill 使用時機。


[ Cadence Allegro V17.2 Back Drill Enhancement 下篇 - Setup & Analysis ]

Cadence® Allegro® 對 Backdrill 的資料分析處理技術在 17.2 版也做了相當的提昇與補充 , 讓我們在進行背鑽分析時可以更清楚了解處理的結果 , 此篇將介紹在 Allegro 中如何進行背鑽的基本分析作業流程。

Tabbed Routing 是一種新型態的佈線方式,主要會在一對平行走線間補上一種形狀如梯形的 Tab,用於控制 Breakout region 內阻抗並壓制高速信號傳輸線間的 Crosstalk 所造成的影響。

本文將介紹如何在 Cadence® Allegro® PCB Designer 內設定及使用 Tabbed Routing 功能,並且做好檢查分析的確認。

在 PCB 設計與製造的過程中,因為考慮能夠順暢的進行後續作業,我們往往會借用許多額外的工具來進行資料的稽核,以便確保所產出的生產用資料是正確合理並可正常生產。

Cadence® Allegro® / OrCAD® PCB Designer 除了既有的檢查工具外,現在也加入 DFM 的檢查工具,讓 PCB Layout 工程師完成佈局作業後,可以透過這套工具來產出資料,並且自動完成完整的全檢作業。

Allegro PCB Design Planning 的規劃及自動功能,主要目的是為了提升設計效率,在透過與客戶實際案例測試至少可縮短三分之一的工作時間,相當有助益。
然而在 PCB 設計流程中,對於走線空間的評估,相對花費的時間與成本是不少的。
因此將透過本文介紹常用的幾種應用讓您體會快速評估走線的魅力。

Allegro v16.6-2015 ( HotFix51 ) 新增自動產生 Return Path Via 的功能,以輔助及加速 Differential Pair 走線。將透過本文分享相關功能的使用方式。

Allegro v16.6 新增加了 NetGroup 功能,且預設也會很方便地依設定的 NetGroup 建立 Bundle,但若想解除其 Bundle 又該如何操作呢?將透過本文分享相關功能的使用方式。

Allegro v16.6 新增加了 Film Report 功能,但預設都是由 Route Keepin 當作總計算面積,若要使用 Board Outline 當總計算面積,又該如何設定呢? 將透過本文分享相關功能的使用方式。

Allegro v16.6 QIR8 新增了可優化佈線階段並加速設計時間的新功能,如:Auto Connect,Create Flow,Compress Route 以及 Trim to Breakout。

本文將說明相關功能的應用方法及詳細的操作設定。

在 Allegro 的操作當中,透過 Find filter 作為物件選擇條件跟尋找之用,現在新增的 Find by Query 能再讓使用者有更細的條件設定,以幫助我們篩選出真正想要的部分。

舉例來說:想知道某個 Net 使用了哪些 Via、想了解某個 Value 的零件有哪些,或是想知道某顆 IC 當中有哪些 Pin 使用了某種 Padstacks…等。

透過本技術文件了解此功能的基本操作,方便查找明確的目標。

一般我們在進行 BUS 線 Breakout 的場景,通常都會考慮到兩端 Device 走線的順序性來保有最佳的對接效果,來減少 Via 的使用因而提升訊號品質;不過要能夠達到走線的順暢,往往都是透過不斷的 Breakout 重新繞過,才能在辛苦過後得到甜美的果實。

經由 Allegro Design Planning Option 的 AiBT 功能來輔助,能利用電腦運算來幫您減少自己動腦、動手的機會,進而提升 Breakout 的工作效率。

Allegro PCB v16.6 QIR#6 (S027) 後,強化功能如下:

1.

Manufacture 資料內容提升

a. IPC-2581 Stackup Exchange

 
2.

Auto-interactive Breakout Technology (AiBT)

a. Flow Bundle 兩端自動輔助 Breakout

b. 分割視窗方便確認 Breakout 狀況

 
3.

File Locking Update

a. 針對加密時間控管要求可自定天數

b. 可透過網路協定時間約束有效期限

其它貼心的小地方,請參閱技術文件說明。

延續上一篇 Stub Via 對高頻信號的 PCB 設計分析結果有何影響的文章之後...,本篇想跟大家分享,如何在 Allegro PCB 中有效的處理 Stub Via?

High Speed 的設計環境中,處理如背板 ( Backplane ) 上的 PTH 及 Via 對信號品質的影響可有以下兩種方式處理:

一、

選用 BB Vias。

二、

在 PCB 生產階段使用二次鑽孔 Backdirll 技術(背鑽),透過 NC Drill 將 Stub 部分刨除。

在網通或伺服器產品,高速電路設計中愈來愈常使用 10 / 25 Gbps 的信號,其主頻為 5 / 12.5 GHz,由於 PCB 材質,走線長度以及 Via Stub 對於高頻信號所造成的損耗則越顯得嚴重。因此,如何在 PCB Layout 時避免這個問題?

本文將以 Via 為主題與大家分享,經由 Allegro Sigrity 的 3D-FEM 分析出來的結果發現,頻率愈高,Via Stub 對信號所造成的負面影響則愈大。

所以,該如何透過 Allegro PCB with Options,在 PCB Layout 階段就將問題提前考慮和處理? 將是本文分享的重點。

Allegro PCB V16.6 QIR#5(S022) 後,除了上一篇介紹如何提升高速訊號線的 Layout Productivity 外,對於一般訊號線,16.6 QIR#5 在本次版本也強化了不少走線及修線功能。

主要增強的功能如下:

a.

Dynamic Rat

b.

Move Component Slide Etch

c.

Scribble Mode Routing

d.

Edit Vertex – Snap to 45

Allegro PCB v16.6 #QIR5 (S022) 後,針對高速訊號 - 群組走線管理功能及效能提昇,主要增強了以下二項功能:

a.

Net Group / Interface 彈性的訊號群組管理方式。

b.

走線部份新增 AiPT 的 Uncoupled Bump 模式。

並搭配 High-Speed / FlowPlan,可以更加有效縮短走線的時間,我們將以 DDR / PCI-E 等高速訊號為例,介紹如何操作及應用。

Allegro PCB v16.6 #QIR5(S022) 後,強化功能如下:

1.

高速訊號-走線效能提昇及管理功能:

a. Net Group / Interface 彈性的訊號群組管理方式。

b. 走線新增 AIPT 的 uncoupled bump 模式。

 
2.

一般訊號-走線便利輔助功能:

a. 移動零件時,自動 slide 零件相關走線。

b. 走線時,自動隱藏鼠線的 Dynamic Rat

高頻信號線在跨越電源層銅箔的壕溝 (moat) 時會因為信號返迴路徑的改變,進而引發 EMI 問題而造成信號衰減,所以 PCB 設定往往多會要求信號線要避免跨 moat 所造成後續 Debug 所花的時間以及金錢。

除了透過累積的經驗及目視的檢查,利用 Allegro 內建的 Segments Over Voids 檢查功能可以幫我們在 PCB 設計上進行把關。

PCB 的生產技術在過去三十年間有著顯著的改變,但令人扼腕的是…我們仍然普遍使用傳統的方式來傳達設計資料。

由 IPC 組織制訂出的 IPC-2581 格式,規範了 PCB 設計與製造的前後段之間的資料架構及格式,希望能減少 PCB 設計到生產及製造之前後段之間有關設計資料的機密性與生產相關的訊息傳遞上的問題。

本文將介紹 IPC-2581 透過 Allegro PCB 進行轉換的設定。

Cadence SPB v16.6 經過了 QIR4(S016) 之後的更新,在 PCB Layout 方面提升了 STEP 3D 的相容性及對於加速輔助 High-Speed 設計的 ATE 功能套件…等;Capture 方面加入了機構零件的支援、新增的屬性顯示功能…等;PSpice 電路模擬方面也能夠在指令操作下支援 Tcl 的程式語言…等;HDL 方面更新增了對於階層式零件的分割…等。

Cadence 對 SPB 軟體在最新所釋出的 Hotfix 程式裡面又有新增許多功能,簡介如下:

1.

OrCAD Capture 新增功能介紹,如物件對齊。

2.

PSpice 新增功能介紹,如提供全面性的寄生效應考量。

3.

Allegro PCB Editor 新增功能介紹,如 AiBT。

Allegro Flow Planning 能夠協助使用者進行佈線規劃,對於如設計外包時,能夠減少溝通往返的次數以節省時間;另外也能對規劃好之 Flow Plan 進而轉成實際走線,甚至也還能再搭配如 AiBT、Trunk route… 等功能,快速做好 Breakout 並完成對接動作。

本文將介紹如何利用 Flow Planning 針對設計做佈線規劃。

Cadence SPB v16.6 S006 之後,有別於以往傳統的 3D 顯示效果,現在我們可以藉由 MCAD 對於零件所繪製的 3D 圖形資料,利用所轉出的 STEP 3D Model 檔案套用到 Allegro 當中,就能夠得到更趨近於真實的零件空間型態;本文將介紹如何利用 STEP 檔案套用至 Allegro,產生出有別於傳統的 3D 顯示型態。

Cadence SPB v16.6 S006 之後,在搭配 High-Speed Option 的環境底下,可以針對 High-Speed 設計提供 Timing Environment 來輔助使用者做更有效的佈線設計,其中包含了視覺化的 Timing Vision 可讓使用者快速了解相關設計資訊,AiPT 跟 AiDT 則是可以讓使用者對群組成員快速的做調整補償。

Allegro 對於 High-Speed 的設計規範定義,透過 High-Speed Option 就能利用 SigXplorer 的程式介面對信號以圖形化的拓樸架構定義 Net schedule 以及 Electrical 方面的 Constraint 設定,並且可將設定快速套用至相同群組使用,藉由本文了解增加設定的方便性。

Allegro v16.6 經由安裝 HotFix 006 之後,新增了不少新功能,其中除了有正式的新功能之外,另外像是 STEP 3D 的顯示、針對 High Speed 設計的 Timing Vision 以及 AiPT 等功能也提供使用測試,本文將介紹此部分之新功能。

Cadence SPB v16.6 S006 之後,提供一些新的功能;對於 PCB Editor 部分就提升了設計資料的保全性、更有彈性的調整 Void 大小、新的 Via list report 以及 Logo 資料的 Import...等,以及 Front-end tool(HDL & OrCAD Capture) 的新功能都將由本文介紹更新 HotFix 006 後的新功能。

對於越來越高速的電路設計,我們開始面臨設計規範當中要求對特定 Function 走線改以特殊的角度來佈線 (如:PCI-E 到 CPU 之間)以避免走線角度與 PCB 板材間因 Fiber weave 效應造成阻抗不連續產生的反射,而影響整個設計的訊號完整性。

本技術文件將介紹 Allegro v16.6 新功能:Routing offset,讓您對於佈線功能更加了解。

藉由對 Allegro Team Design Option 功能的基本概念,本文將以 v16.6 的新功能讓您在使用 Team Design 設計時,對於 Constraint 的設定、Partition boundary 的限制以及 ECO 流程的加速能有更多的設計彈性。

對於設計 PCB Layout,因應設計需求要能夠有更多的佈線空間,這時我們就可以透過使用 Blind / Buried vias (盲/埋孔) 來達成,而且還能減少因為 Antenna via 對產品信號品質所造成的影響。
因此,本文將協助您建立與使用 B/B vias,甚至搭配 Miniaturization Option,還能再利用 Microvias 進行更進一步的 PCB 設計。

在轉 DXF 資料時,是否常常會聽到機構工程師對你說:『轉出的圖要有鑽孔圖形資料』。
由於 Allegro 輸出 DXF 先天的因素,無法直接附帶鑽孔圖形輸出。此次技術文件將協助您以替代的方式,在轉出DXF資料同時可帶出鑽孔圖形資料。

使用 Team Design 分工設計時,除了讓每個人能充分的掌握並使用區域內的 設計,針對使用者對 Constraint 的定義、跨區域的編輯以及 ECO 變更時的更新,現在提供了更有彈性以及效率的設計方式。

您是否正在為了不讓公司「嘔心瀝血」的設計,因為需要將設計好的電路圖或是 PCB 檔案在沒有任何保護的情況下提供給公司後端生產部門、客戶、下游廠商做確認,苦無有好的工具或是軟體而傷透腦筋?

或是即便透過 Adobe 產生出來的 PDF 文件,也因為無法依後端生產部門,客戶下游廠商不同,進而可以自行選擇欲產生出去的項目 (ex: Artwork layer, Component Refdes / Pin Number / Properties, Net name / Properties, Test Point Data) 而煩惱不已?現在透過 Allegro Design Publisher 即可將 Schematics 電路圖 (Allegro Design Authoring) 和 PCBs (Allegro PCB Designer) 轉換成可讀性高且知識產權 (IP) 受保護 的 PDF 文件。

Allegro 的 Team Design (原 Design partition) 選項提供切圖功能可將電路板切分成多個區塊,讓每個區塊各有專職的人同時進行設計,達到同份圖多人同時設計的目的。 不同於以往用貼圖只能將佈線、零件位置等作簡單併圖的動作,而是讓每個人能充分的掌握到區塊內的設計。

現今高頻、高速、多功能性產品使用廣泛(手機、NB、Ultrabook、數位相機、GPS…等),由於輕薄短小的要求,相對可被使用空間也變小,因此大多採用 HDI(High Density Interconnect) 設計。本次將介紹 Allegro 對 HDI 產品設計的應用:如 MicroVia 顯示、走線操作、Via 種類的選用、Via 堆疊(拆離、合併)、uVia Same Net 規則設定。

透過環境設定,並賦予被動元件的電氣特性讓我們能夠由傳統的 net 觀念拓展為以電氣訊號串走所形成的 Xnet 結構,讓我們在高速訊號設計對電路設計規範的掌控可以更加方便及精確。