技 術 資 訊

    目前位置:

  • 技術資訊
  • OrCAD 系列

OrCAD 系列

隨著製造技術的發展,HDI 佈線開始見於許多設計。若實施得當,HDI 佈線不僅能大幅減少設計空間,亦能解決 PCB 上的 EMI 問題,甚至能夠降低設計成本。本文將詳解 HDI 佈線的挑戰和技巧。

隨著印刷電路板 (PCB) 使用的處理器技術不斷進步,對電路板電路傳導速度的要求也在不斷提高,本文將探討如何防止信號被反射,並且在 PCB 中設置板層堆疊和帶狀傳輸線的佈線規則用以正確地傳導這些高速切換的傳輸線。

如今,設計階段非常寶貴,每次設計調整時等待 shapes 重新修復無疑大大降低了設計效率。該如何快速輕鬆地在設計中創建並即時調整 shapes,高效完成工作?本文將以實例 demo,手把手教學,快來親身實踐體驗!

元件佈局決定了整個 PCB 設計。準確高效的元件佈局能力將節省時間,並確保設計成功。本篇將以實例操作,帶領各位在 OrCAD 中使用 Quickplace 快速按群組佈局。

生命週期成本分析 (life cycle cost analysis,LCCA),是一種評估工具或方法,用於確定購買、擁有、運營和維護專案或服務所需的支出。這種分析方式是購買過程和未來財務預測中非常關鍵和複雜的一個部分。無論是電子設備、電子元件還是我們所提供的服務,我們都必須考慮與其生命週期相關的所有成本。

當傳播延遲超過信號上升時間約 50% (對於數位信號),或者超過振盪週期的四分之一 (對於類比信號),則需要考慮阻抗匹配。本文將分享在設計與模擬阻抗匹配網絡時要注意的一些小細節!

看似簡單的電路圖其實包含的資訊非常複雜,參與設計和 layout 等的相關人員利用 ECAD 電路圖中嵌入的大量資料來完成設計 layout,並在整個設計過程中影響決策。本期電子書將從四個面向說明如何成功創建電路圖。

在電子設計中,我們不會拿任何變化的參數冒險,並希望能對設計的失敗概率進行獨立的分析。典型的 PCB 設計包含數百個元器件,因此假定生產出來的每塊 PCB 板中數值恒定則是異想天開的。是否需要蒙地卡羅分析取決於設計的性質和大量生產時的失敗風險。

從雷達到無線網路再到對講機,包含 RF 設計的產品是我們日常生活中的一部分,也使 RF PCB 佈線尤為重要。為 RF 電路板佈線以確保信號完整性,要如何正確設計板層疊構,也能同時正確鋪設走線? 本文將告訴你須注意的眉眉角角。

繼電器包括電磁繼電器和簧片繼電器,以及固態繼電器、混合繼電器和熱繼電器等多個種類,了解繼電器的工作方式將極大地提高我們的工作效率。本文將談論繼電器以及如何將繼電器連接到電路中。

在專案早期儘早考慮製造問題有助於降低成本、縮短開發時間,並確保設計順利過渡到生產階段。本文總結了 7 大妨礙 PCB 可製造性的主要 DFM 問題。透過在設計階段解決這些問題,我們將能夠在產品到達工廠之前糾正任何可能出現的 DFM 錯誤。

電腦輔助製造(CAM)是一個介於買方資料和賣方過程之間的專業。電腦輔助製造究竟能為我們帶來何種益處?

透過以菊輪鍊形式連接多個 RLC 網路,我們可以輕鬆構建高階濾波器。然後,我們可以模擬這些高階濾波器的暫態響應和電壓輸出。

幹得好不如幹得巧,儘早與製造商協作,從而確保設計方向正確。本文將討論如何確定哪些PCB疊層資訊需要瞭解的方式方法。

傳統的電路圖輸入方法是將一個大圖分割成多個頁面,並利用頁外連接器來追蹤頁面之間的連接。更為先進的方法則是採用階層式設計法,設計人員透過點擊系統方塊符號便能展開更為詳細的電路圖。

本文將討論 SPICE 模型,以及 SPICE 模型庫的創建、管理及使用。

系統和產品設計在當今市場愈發重要,如果我們剛開始研究物聯網產品設計,那麼我們應該在哪些方面提高專業技能呢?

幾乎每位工程師都有過如下任一困擾:零件過時、RoHS/REACH 合規性問題以及庫存不足等。那麼,這些問題要如何解決呢?

安裝孔似乎很簡單,但與印刷電路板中其他設計一樣,當增加高速訊號並減小形狀因素後,安裝孔將變得複雜起來。

無論 PCB 設計師使用何種設計軟體,都可以從中快速獲取軟性電路板設計要點的重要指南。

電路設計人員可以在開始批量生產電路板之前對失敗進行量化。讓我們透過兩個例子來瞭解其重要性——如果我們需要大量生產 PCB 板,那麼即使只有 0.1% 的拒收率也會令我們不安;或者,當我們在為軍事或太空應用領域構建關鍵任務專案時,一丁點的設計失敗都會造成極其嚴重的後果。因此,我們需要使設計中的器件變化保持最小或者毫無變化。在這種情況下,蒙地卡羅分析則必不可少!

為什麼要在電路上運行 Smoke 分析? 因為它至關重要!PSpice Smoke 分析可以很容易地找到過應力器件,從而幫助我們設計出更可靠的電路。它會檢查整個電路,並為電路中的每個器件預測電流、電壓、電源和溫度條件。

大多數的多層電路板中,至少有一層或者多層為接地平面,附加的接地層意味著額外的產品功能。這些多功能板一般都是數位類比混合電路,這是現代產品規格的自然規律。問題是如果放任自流,類比和數位則不能很好地工作起來。電路板上,數位類比並存的科學擺放方法是將兩者用大塊空間隔離開來。但是當下產品的封裝面積越來越小…

透過靈敏度分析找出對頻寬、輸出雜訊和增益影響最大的器件之後,我們就可以使用優化工具來提高性能~你的器件越少,優化效率就越高。靈敏度分析 + 優化器,再複雜的設計都能搞定!

以本文「徹底理解自己的電路是設計的第一要務」作為開篇:用 RF 放大器為範例,使用 PSpice 進階分析功能,幫助大家更好地實現靈敏度分析。

USB Type-C 連接器對於製造廠而言是一個充滿挑戰的難題,但是優勢在於它是電源和資料的一體化解決方案。只要我們還處在每秒 10 Gb 速度的時代裡,就要學習如何應對。本文講述 USB Type-C 設計技巧和注意事項。

人們對電視的需求不滿足於 1080P,這意味著 HDMI 必須通過當下的 2.1 規範。4K 視頻所需求的更快刷新率和大量音訊通道是功能擴增的主要原因。HDMI 乙太網(1.4 版本)就是一個應用案例。我們可以在同一根電纜上使用短時間的高速資料(100 Mbit/s),這樣裝配齊全的設備便可以將網路內容編入媒體播放機或遊戲控制台的內容中,從而使我們獲得更加身臨其境的體驗。

軟硬版結合現為一大設計趨勢!本文講述軟性電路的特點、設計技巧和注意事項。

當今的汽車配備了大量的處理器來操作功率控制、牽引系統、安全系統和變速箱,更不用說資訊娛樂、空調、導航等非系統級應用的處理器數量。擁有數十個電子控制單元(ECU)的汽車嵌入式系統已成為汽車行業的趨勢和標範。

要設計出一個好的產品除了仰賴專業知識和設計經驗之外,若能透過模擬軟體進行分析往往更能夠提升整個產品開發的掌握度。例如類比 / 混合式訊號的電路設計可以藉由 PSpice 模擬去更精準地評估電路效能。而對於演算法開發、控制系統設計、資料視覺化以及數值分析等多領域的設計,就可以藉由 MATLAB 去作一個多樣化的模擬。

決定一個產品的穩定度除了整個架構設計之外,元件選用的適當與否也是不可或缺的因素,例如電容的耐壓不足可能會被燒毀、電感的額定電流不足導致電流不穩定、電阻可正常工作的溫度過低會影響功耗等等,都有可能導致整個電路無法正常工作。所以,去確保每個元件都可以安全運作是相當重要的。

系統模擬和建模技術營造了針對混合信號設計統一的設計環境,PSpice A/D 幫助用戶在市場上按時交付高品質的產品。

Cadence® OrCAD® Capture 17.2 - 2016 提升 Annotate 零件序號編輯功能,新版 Advanced Annotation 功能可對所有頁面零件自動編排序號外,也可對單獨頁面或依照零件設立群組後做零件序號編排功能,並且可以設定起始序號與結束序號,提升了電路圖零件序號編排的方便性。

OrCAD® PSpice® 不僅包含大量豐富的PSpice模擬模型,其中有逾33,000顆模擬模型可直接由內建零件庫取得,亦提供便利的建模介面PSpice Modeling Application...等多種不同獲得PSpice模擬模型的方式,讓您的電路設計可方便的透過PSpice模擬驗證,提升電路設計品質加速整體設計流程。

Cadence® 發佈 17.2-2016 新版本中,OrCAD® Capture 新增 Design Difference 的功能,此功能可以依照電路圖專案或線路圖頁面中的零件、Net 連線關係、物件屬性與圖形位置做比對。

結果顯示的視窗提示邏輯差異和線路圖中所有的差異;邏輯差異包括 : 零件、Net 連接、和 Net 屬性設定。所有的差異報表顯示:電路圖頁面差異、零件(包含邏輯差異)、Net 連接、Net 屬性設定、走線線段、跨圖紙連接、和標題欄屬性等。

新的 Design Difference 差異比對功能,可以讓你更快掌握前後版本設計不同的資訊。

OrCAD® Component Information Portal™ (CIP) 是一個綜合性的 OrCAD CIS 數據庫管理和零件線上使用介面。

OrCAD Capture CIS 連結 CIP 的使用方式,可使研發團隊快速且高效率地實現共享零件、零件資料庫,以及有效管理零件資訊。

當有使用到變壓器這類的元件在進行分析時,必須把變壓器內的損耗也一起估算進去。

變壓器的銅損的相當簡單,一般不會有甚麼問題,比較麻煩的是變壓器的鐵損。

Cadence 在 PSpice 的環境中新增一個鐵損計算器,該功能可協助進行 Power 設計及進行模擬分析時,可以將鐵損問題也一起加入分析計算,讓所得出的結果可與現實環境更加吻合。

因機械零件於設計時,須考量其實體大小,而在 SPB16.6 Capture 中,可實現將 OrCAD Capture 電路設計所使用的機械零件(零腳位零件),傳遞至 Cadence Allegro 中執行擺放,以利 OrCAD Capture 與 Cadence Allegro 間的設計達到完整一致性。

如果 PCB 面積不大,往往會造成生產的問題,因此會考慮先將 PCB 進行便於產線插件生產流程的排版處理,以利後續的 Pick & Place流程,同時也須提供排版後的零件座標等文件。

這部分資料往往需要借助其他的 3rd. party 來協助處理,而其所使用的工具及要處理的文件卻相當繁瑣且耗時。透過 OrCAD Panel Editor,可以在 OrCAD PCB 環境中直接完成排版的處理,改善資料處理的流程與速度。

PCB 工程文件資料會被送交到 PCB 廠進行 PCB 的生產,同時也須提供相關的組裝生產文件資料,以供生產線上的運用。而這些文件的資料整理和製作其實相當繁瑣且耗時。

透過 OrCAD Documentation Editor,將大幅改善這樣的資料處理流程與速度,以提升 PCB 工程文件的製作效率。

OrCAD Capture/CIS 軟體在安裝後,有提供針對線路圖 Electrical and Physical 的 DRC 檢查選項;在 OrCAD V16.6 版本更提供了 Custom DRC,讓使用者可以自訂檢查功能,更加完善 OrCAD Capture/CIS Design Rule Check。

電路板佈線設計工具都有 Design Rule Check(DRC) 的幾何檢查功能,以確認所繪製的設計檔案不會有兩點問題:1. 安全間距不足 2. 應接而未接。讓板子不會因為間距不符設計規範或因未確實連接而無法正常運作。

隨著高速訊號設計的普及和額定工作電壓的降低,訊號完整性的分析更顯重要,但 SI 分析往往需要較詳細的設定和人員的經驗才能夠順利且有效的執行。Sigrity ERC/SRC 是以電性規則進行 ERC 檢查和以批次模式進行SRC檢查,讓 PCB 設計人員在 Tape Out 前,能夠自行以方便的界面和流程找到問題點或嚴重程度,以便先行排除潛在問題,而不用等到完整的SI分析報告才進行修改。

PSpice 進行電路模擬時,如果一直無法得到滿足精度條件的解,就會持續運算下去,得不到答案時就會產生「收斂性」問題。此問題並非指電路設計,而是數學計算上的機制所導致。如果不能快速收斂, 則結果是遙遙無期的等待。因此在數學運算上如何能快速收斂是一大課題。本文介紹 PSpice 如何藉由參數設定與條件限制來提升軟體運算時的收斂性。

對 OrCAD PSpice 模擬來說,Model 的取得和建立攸關到線路的特性和結果,所以 Model 的取得和整理就像在管理公司資產般重要。

新的 OrCAD PSpice 除了內建多個 Models,還有其他的方式來取得或建立 Model,本文為相關的介紹。

另外,支援 C Model : OrCAD PSpice 可全面支援由 C Language、C++、SystemC 所編寫出來的控制程式。當編寫好程式並將其完成 Compiler 後,可得到一個 DLL 檔案,接著把 DLL 檔案嵌入到 PSpice Model 中來完成模擬。

PSpice 並不僅僅能執行電路功能性的分析,軟體本身也支援 IBIS model 的使用。

藉由 PSpice Model Editor 的轉換,OrCAD SI 功能設定和 Tcl/Tk 程式語言支援的加入,PSpice 也可以藉由 IBIS model 的I/O model 的導入來進行 SI 分析。

LED 由於用途廣泛因此被大量應用在訊號顯示上,如照明、通訊…等各項產業。但因其特性問題,LED 的驅動電路並不好設計,很難直接以既有的照明電路設計應用在該元件上。

透過 PSpice 的模擬分析,可以事先了解問題所在。然而想要模擬就必須先有 Model,OrCAD Modeling Apps 可以協助您,讓您快速建立 LED PSpice Model。

只能採用實體電路邏輯的方式來完成功能設計?
應用 C Language 開發專屬的 C Model ,並嵌入到 PSpice Model 裡面,取代實體電路進行軟硬結合的設計與分析。

在電子電路設計流程中,當有新零件需求時,除了確認規格外,接下來就是如何應用在線路中,而想要將新的零件用在線路圖或 PCB Layout,那麼就必須建立其零件庫。但不管是電路圖或 PCB Layout,建立零件時,最難的就是如何針對 BGA/FPGA 或其他多 Pin 腳的零件,快速輸入 Pin Number、Pin Name 或 Type。

現在 OrCAD Library Builder可以直接從零件上的 Datasheet 中取得 Pin Name、Pin Number、Pin type… 等資訊,用以建立線路圖或 PCB 零件,且可透過此程式,直接 Create 3D-Step Model。

在電子電路設計中是否對電路圖版本管理感到困擾?一個團隊的設計中,是否在電路圖修改原因與修改的頁面上,總是要多耗費時間溝通?

OrCAD New Product Engineering Data Management (EDM) 讓您不必再為這些問題煩惱,它可以幫您實現電路圖版本管控,讓您記錄電路圖修改的原因,並且透過記錄追蹤的功能讓您知道電路圖修改的歷史。

在操作使用OrCAD時,是否有碰到以下困擾:

1.

拿到的電路圖總是無法開啟,需請廠商或客戶將電路圖降版本才能正常使用。

2.

OrCAD 操作功能總是不能滿足。

3.

電路圖 Design Rule Check 功能的不足。

4.

無法直接在 OrCAD 中做電路圖前後版本比對。

OrCAD V16.6 版本,讓您免去這些煩惱。

在 OrCAD 設計電路圖流程中,透過 Capture 功能設計電路圖,進而產生 Netlist and BOM 資訊,但 BOM 表資訊中,需要人工填寫生產所需的料號、品名規格敘述,這容易發生人工填寫錯誤或BOM表與電路圖設計有差異等問題;透過 Capture CIS 功能,可以在設計電路圖時,即從所建立的零件資料庫中直接取得零件資訊,進而輸出 BOM 表,且 Capture CIS 有查核驗證功能,可以讓電路圖與 BOM 表資訊可以保持一致,但 Capture CIS,並沒有辦法對 BOM 表零件做替代料 (2nd Source Part) 選取 。

GraserWARE PartUtility 可以讓 Capture CIS 的使用者在產生 BOM 表前,透過 UI 的選擇,對電路圖的零件增加替代料 (2nd Source Part) 的零件資訊。

Capture 操作使用時,常常需要搜尋 Net,而在搜尋時都要輸入每一條 Net 的完整或部分名稱加上『*』才能搜尋到。

現在 Capture 操作功能增加 Select Entire Net and Signals 兩個功能,讓使用者在查找 Net 時,不用再記憶一連串的 Net Name,只要透過滑鼠點選查找即可將要搜尋的 Net High-light 或是列表出來。

OrCAD 操作使用時,有時會遇上臨時要使用 Capture,但公司 License 額滿,或是在會議室中無法連線網路伺服器取的 License,或是在外出差,無法連線網路等情況,遇到上述狀況,常常會無法操作 Capture,或只是要檢查線路不希望佔用 License,需要使用環境批次檔讓 Capture 進入 Lite 版本開啟線路圖。

現在 SPB V16.6 版本 QIR5 (ISR Hotfix S022) 安裝後,即可在 Capture 啟動選單中新增 Lite 與 Viewer Mode 的啟動。

在繪製線路圖時,線路圖物件有時候擺放會比較凌亂,包含零件位置、屬性位置、或是 Net Alias,當線路圖完成後,又要花費些許時間調整物件位置讓物件對齊。

現在透過 Capture object alignment 功能,可將物件快速的設定對齊。

Cadence SPB v16.6 經過了 QIR4(S016) 之後的更新,在 PCB Layout 方面提升了 STEP 3D 的相容性及對於加速輔助 High-Speed 設計的 ATE 功能套件…等;Capture 方面加入了機構零件的支援、新增的屬性顯示功能…等;PSpice 電路模擬方面也能夠在指令操作下支援 Tcl 的程式語言…等;HDL 方面更新增了對於階層式零件的分割…等。

Cadence 對 SPB 軟體在最新所釋出的 Hotfix 程式裡面又有新增許多功能,簡介如下:

1.

OrCAD Capture 新增功能介紹,如物件對齊。

2.

PSpice 新增功能介紹,如提供全面性的寄生效應考量。

3.

Allegro PCB Editor 新增功能介紹,如 AiBT。

Cadence OrCAD 中電路圖的 Title Block 無法呈現目前電路圖的 Schematic 資料夾名稱,或是無法顯示 Page Name,現在 Title Block 中可新增 Page Name 及所在資料夾之名稱。

本文將介紹如何由複雜的局部電路轉變成簡單的客製化單一元件模型。
其好處如下:

簡化系統設計的複雜性

模組化的電路模擬

加速訊號模擬的效能

現今的電路設計因考慮的因素越來越多,因此以往可能會忽略不計的效應問題,現在都要正視這些細微的參數所造成的影響。因此等效模型的建立尤為重要,在以往有些被動元件的 PSpice Model 是比較單純理想化,若要包含更多的等效元件就必須自行處理。

但現在透過這個 Free Apps 帶來更方便的 RF 電感及可自訂規格的 Zener Diode 的 Model 與 Symbol 的使用。

掛載 Library,用 Search 模式尋找 Model 的時代已經在改變了。
藉由 Tcl/Tk 的語言支援的便利性,我們已經可以將許多功能以更直接快速的方式來呈現與使用免費的 Power Model Apps 外掛,讓您的 PSpice 專案模擬更加便利。

工程師在電路圖上都會存在 Differential pair 訊號,而針對這些設定,通常都要透過文書或 Mail 的方式跟 Layout 小組說明後定義到 board file 中,現在透過 Capture/CIS 電路圖就可以直接設定,並可藉由 netlist 導入到 Allegro PCB board 中。

掛載 Library,用 Search 模式尋找 Model 的時代已經在改變了。
藉由 Tcl/Tk 的語言支援的便利性,我們已經可以將許多功能以更直接快速的方式來呈現與使用免費的 Power Model Apps 外掛,讓您的 PSpice 專案模擬更加便利。

工程師在電路圖上都會存在 Differential pair 訊號,而針對這些設定,通常都要透過文書或 Mail 的方式跟 Layout 小組說明後定義到 board file 中,現在透過 Capture/CIS 電路圖就可以直接設定,並可藉由 netlist 導入到 Allegro PCB board 中。

如果我們有一組非純電子電路的系統想要進行模擬時,單就 PSpice 而言是僅能處理電子電路的模擬,對於其他領域部分就無法對應。

然而不同領域的模擬軟體雖然要互跨領域不甚容易,但若是透過數學模型的話卻是都能順利互通的。

透過 Matlab 這個數學運算程式的幫忙,我們再把各個不同領域的系統的數學模型都建置在 Matlab 中,而有關電子電路部分的模擬,則可以透過 Matlab 的 Simulink 介面與 PSpice SLPS 介面互相連結後呼叫 PSpice 模擬專案,把相關的資料引入 Matlab 來進行運算,可大幅簡化綜合不同領域的系統模擬作業。

Cadence® OrCAD® Capture 中,針對跨圖紙連接符號有分 Off-Page Connector and Hierarchical Port 兩種符號,本技術文件將說明這兩種名稱的符號有何差異。

當工程師繪製(完)線路時,在執行 DRC 檢查錯誤,常因為 Session Log 訊息過多而導致重要的錯誤訊息被遺漏未看到,最後常造成後製作業出錯,我們如何將 Warning DRC 和不在此次檢查重點的 DRC 忽略呢?
本技術文件將詳細說明 Design Rule Check/ Ignore DRC & Waive DRC。

Allegro v16.6 經由安裝 HotFix 006 之後,新增了不少新功能,其中除了有正式的新功能之外,另外像是 STEP 3D 的顯示、針對 High Speed 設計的 Timing Vision 以及 AiPT 等功能也提供使用測試,本文將介紹此部分之新功能。

Cadence SPB v16.6 S006 之後,提供一些新的功能;對於 PCB Editor 部分就提升了設計資料的保全性、更有彈性的調整 Void 大小、新的 Via list report 以及 Logo 資料的 Import...等,以及 Front-end tool (HDL & OrCAD Capture) 的新功能都將由本文介紹更新 HotFix 006 後的新功能。

1.

如何透過 OrCAD SI 來決定您的 Constraint ?

2.

當 Constraints 確認後,如何把這些條件定義到您的設計環境中 ( OrCAD Capture、OrCAD / Allegro PCB Designer),以便後續的設計作業。

在以往我們若是要建立 Xnet,必須仰賴 Layout 工程師或 SI 工程師在 PCB 的環境中對被動元件設定 ESpice Model 後,才能夠形成 Xnet 的結構。
然而這樣的流程並不方便,讓我們透過 OrCAD Capture V16.6 來讓您一次搞定 Xnet 的設定。

工程師繪製線路時,如果預設每一張圖紙的 Size 都一樣,經常會因為整個模組的零件或是某功能零件,在每一頁線路圖上都會有多有寡,這時候圖紙看起來會有些很擁擠或是空曠,如要調整圖紙大小只好再回頭一頁一頁修改 Page Size,有沒有什麼方法可以讓我們在 Create 新的 Page 就讓我們設定好 Page Size 呢?
本技術文件將說明 Cadence Tcl/Tk Utilities/ Customize Page(on Creation)。

透過分段訊號的函數加總方式,將所想要的相同頻率但不同時間點提供不同振幅波形函數資料進行合成加總成為一個自訂特殊波形模型。

工程師在繪製線路時,會因為公板或是特殊原因而不希望零件編號經過重新編碼而被變更,舊版的 Capture 如果工程師想重新編碼且保留特定零件的編碼,工程師們這時只能先重新編碼完,再手動一個一個設定特定編號,再將其重複的編號改掉,如果零件很多時,勢必要花費不少時間修改且還有改錯的麻煩,我們可以如何節省這些時間呢?本技術文件將詳細說明 Annotate/Preserve User Assigned Valid References。

目前使用 OrCAD Capture CIS 的時候,是否都覺得 CIS Explorer 的零件資訊,都無法針對實際的零件狀態做不同顏色的區別,如零件是否 Approve,是否停用…等等。現在 OrCAD V16.6 版本可針對 CIS Explorer 的零件資訊做不同的設定以及可針對停用零件禁止抓取等設定。

工程師們在繪製線路時,針對相同 Net Name 分別在不同頁時,會使用 OffPage Connector 來完成訊號連接動作,這時當工程師需要修改 Net Name 時,只能辛苦的將 OffPage Connector 的 Net Name 一個一個修改,此舉相當耗費工程師的時間及漏改的問題,工程師如何避免這樣的問題發生及省下時間呢?
本技術文件將詳細介紹 Global Replace/OffPage Connector 功能操作。

如何透過分段模擬分析的操作擷取所需要的區段波形,並將訊波形號資料進行合成加總成為一個自訂特殊波形。

OrCAD Capture/CIS 新版本將會對電路圖中零件,所有 Input Pins 做箭頭方向的顯示,讓工程師可以在線路圖中清楚辨識 Input Pins 的位置。

當無論是主管、工程師或是 layout 在 review 線路時,點選零件中,可能不小心移動到零件,如有注意到,還能及時將它回復,但線路複雜或沒注意到時,很容易會造成 layout 上的錯誤,甚至整批 PCB 板都報廢的問題,如何防止這樣的情形? Locking 此功能即可有效的預防。