掌握記憶體高速設計成敗關鍵：Sigrity PowerSI CCT 評估與風險量化實戰
發布時間：2025 / 07 / 08
隨著高速記憶體技術不斷演進，訊號頻率愈來愈高、系統複雜度也隨之提升，傳統的驗證流程已難以即時掌握潛在風險。若無法在設計早期即辨識出關鍵訊號問題，不僅可能導致後續反覆修改，還會拖延產品時程，甚至造成系統不穩、可靠度下降等嚴重後果。
為協助工程師在設計初期就掌握潛在風險，本次工作坊將深入介紹 Cadence® SigrityTM PowerSI® 的 S-Parameter Assessment Workflow (CCT)，透過簡潔直觀的手動與自動化分析流程，快速比較設計與參考基準之間的差異，有效預判高速記憶體設計中的潛在訊號品質問題，進而提升系統穩健性、加速開發效率。
2025 Graser TECHTALKS - Smart Tri-Fusion：智聯設計-分析-製造
發布時間：2025 / 04 / 29
AI 時代，電子系統設計的界限正在被重塑！設計、分析、製造，如何從各自為政走向智慧融合？
2025 Graser TECHTALKS –「Smart Tri-Fusion：智聯設計-分析-製造」將帶來全新視野，我們將從智能 EDA 設計、AI 驅動模擬分析，到自動化製造優化，全面解析如何用更聰明、高效的方式提升設計準確度、加速研發週期，並實現產品性能的最優解！
本次 TECHTALKS 匯聚業界頂尖專家，帶來最前沿的技術趨勢、實戰案例與成功應用，助您掌握關鍵技術，突破傳統設計瓶頸，打造更快、更準、更智慧的電子設計全流程。
串聯 Allegro 與 Sigrity 的高效利器：Clarity 3D Layout Via 結構優化流程解析
發布時間：2025 / 03 / 04
在高速 PCB 設計中，工程師經常面臨訊號完整性和電磁相容性等挑戰。隨著設計日益複雜化，使得這些問題變得更加棘手，如何有效解決這些問題已成為設計過程中的關鍵。
本次工作坊將深入介紹如何透過 Clarity 3D Layout 的結構優化流程，實現 Allegro PCB Designer 與 Clarity 3D Layout 的無縫整合。 學員將學習如何在 Allegro中建立高效能的Via結構，然後將其匯入至 Clarity 3D 進行 S 參數提取，再透過 Optimality 工具進行結構最佳化，最終將優化後的結構更新回 Allegro 完成設計調整，確保設計符合要求。
無論你是 Layout 工程師還是 SI 工程師，本工作坊將幫助你掌握從設計到模擬的全流程中，提升設計效率與訊號完整性的關鍵技能，歡迎報名參加，一同深入學習並突破高速設計中的挑戰！
高速 PCB 設計新時代：Allegro X Venture 24.1 新功能深度解析
發布時間：2025 / 02 / 25
在高速 PCB 設計中，工程師經常需要根據特殊訊號需求或製程條件進行相關設置和特殊處理。為協助工程師優化設計流程，Cadence 最新推出的 Allegro X Venture 24.1 提供了全新的介面與功能，顯著提升設計效率，縮短設計週期。
本次課程將重點講述 Allegro X Venture 24.1 的新功能，教你掌握在高速 PCB 設計中的應用技巧！