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Allegro Package Designer Plus

快速完成複雜封裝設計

隨著市場對產品功能「集積化」的需求,高 pin 數 / 多功能的高級零件封裝設計也更顯重要,為了有效地設計這些複雜的封裝,需要一個先進的設計工具來解決電氣和物理方面的限制。Cadence® 封裝設計技術以其高效、靈活和可靠的技術來完成密集先進的封裝而享譽全球。若再另外搭配集成的信號和電源完整性分析選項可確保在整個設計週期中共同解決電氣和物理難題。使用 Cadence 封裝設計技術,設計人員有可能在最短的時間完成專案甚至可以首次通過符合規格以滿足壓縮時間表的要求。

Cadence 封裝設計解決方案

現在,Package 封裝設計已成為 IC-Package-Board 設計流程中的關鍵環節。 Cadence Allegro® 平台為 PCB 和複雜封裝的設計和實現提供了完整且可擴展的技術。不論您是 Lead Frame、WireBond、flip-chip 或 Interposer 等等的封裝技術,您都可以利用 Allegro Package Designer Plus 專為封裝設計所開發的各項方便易用的功能優化複雜的單晶片和多晶片的 Wirebond 和 Flip Chip 設計,來達到快速整合產品特性和功能最佳化之目的,以降低成本和性能,同時又能縮短專案時間。
Constraint-Driven 的業界標準和技術可實現高級 OSAT 和晶圓廠從單晶片到複雜的系統規劃和封裝設計。

Cadence 封裝設計解決方案可實現高效的封裝設計技術,具有規範意識的基板佈線設計。若另外需要佈線模型萃取、模型建立和訊號 SI / PI 分析等功能有以下產品:

Allegro Package Designer Plus

SiP Layout Option 選購 ⇒ 升級到標準 SiP 版

Silicon Layout Option 選購 ⇒ Wafer Level Package 專用

RF Layout Option 選購 ⇒ 繪製 RF 零件 / Layout

Symphony™ Team Design Option 選購 ⇒ 多人 (即時) 同步設計

System Connectivity Manager 另購 ⇒ 表格式的線路圖工具

OrbitIO™ interconnect designer 另購 ⇒ 可做 IC / PKG / PCB 的最佳接點優化規劃

效益

技術文件套用架構~可簡化並自動化設計設置

從前到後有線路圖和無線路圖的流程,為邏輯管理提供了業界最靈活的模型

動態式零件庫建立可簡化資料輸入

wire-bond、flip-chip、stacked 和 embedded die 等智能定義可確保佈局時有按正確的構造進行

先進的 Bond-shell 生成技術甚至可以使最複雜的多晶片或堆疊式的 Wirebond 設計自動化

放射狀、任意角度的推擠式佈線解決了 BGA / LGA 基板佈局的獨特挑戰

專用於 BGA / LGA 的 DRC / DFM / DFA 檢查,可確保在第一時間就能有正確設計以符合生產

3D 檢視和 DRC 比傳統 2D 檢查更能準確地驗證設計

與 Cadence Innovus 和 Virtuoso IC 設計工具的整合流程,可簡化 IC 和封裝之間的協同設計

與 Cadence Clarity™Celsius™ 的緊密結合,可快速準確地進行封裝設計中電氣和熱的驗證

可搭配 Symphony Team Design 的選項,讓多人可同時編輯封裝設計以縮短總體設計的時間

可選購 Silicon Layout Option 來擴展功能,以處理 IC 等級的佈局檢查和 Mask 驗證

全球超過 400 多個客戶使用

功能特點

Constraint-Driven 的封裝設計架構

Allegro Package Designer Plus 包含當今先進封裝設計所需的所有功能。其完整的即時 DRC 設計規則檢查支援能對應到疊層、陶瓷和矽基基板,或如多個 cavities、複雜鋪銅及 Wirebond 等多種結構整合的先進封裝整合需求。
其易於使用的 Flow Manager 引導您完成每個任務,自動執行創建 IC 封裝的基本組成部分的過程,便捷的精靈程式可自動快速地建立出封裝設計中的各項特定零件或需求,如 WireBond、Power / Ground Rings 和 plating bars 等,更可用 die 和 BGA Wizards 載入的文字檔 (D.I.E.、Excel、AIF2) 以自定欄位的方式,自動建立其接點不一的零件。現在您甚至可以由 GDSII 或 DXF 的圖形辨識來自動建立所需的零件。

完備的基板建模和規則檢查

可藉由完備的實體和電氣規則 (constraints) 對設計做最準確的驗證和查核,載入由使用者定義的 Technology File,可做為 Physical 實體設計的規範以確保其可製造性,而 Electrical 電氣規範可定義重要訊號,如延遲和失真的規格,可隨時跟 constraints 比對以確保設計能符合製造和電氣的種種要求,表格化的 Constraint Manager 可清楚的管控所有的規範。另外,即時的 drc 檢查可配合現今複雜且特殊的各種載板設計需求。

可重複套用先前設計結構

Substrate 的疊構和 constraint 訊息被記錄在 technology 中,當局部設計還是整個設計結構相似時,我們可以套用在設計上不需重新定義以縮短將來設計的時程,製造商或供應商也可以提供包含關鍵設計規則的 technology file 以幫助推動正確的設計方法來確保輔助供應商的可製造性。

WIREBOND 和 FLIP-CHIP 及 Copper Pillar 的接出樣式

Allegro Package Designer Plus 提供快速、強大且靈活的 Wirebond 建立和編輯功能,只需要簡單幾個按鍵就可建立出 die flags 和 Power / Ground Rings 及各式各樣的 bondfinger。Die flags 可以用精靈介面自動建立,或是以載入的 TXT / dxf 來建立,而強大的 Power Rings 可建立、切割及合併電源圈以配合現今多重電源的需求。另外也有推擠及群組等功能,在數分鐘之內即可建立出所要的打線架構,而真實的 wire profile 可實現 DFM-driven 的設計架構,防範於未然,並提供即時的設計回饋,或可直接套用 Kulicke & Soffa 所驗證過的定義檔,以確定所設計出的wirebond 都能夠真正被生產實現。

對於 Bump (凸塊)和 pillar (支柱)的連接,設計人員可用自動和半自動工具來建立這些經過驗證的架構,快速套用在 DIE 上,以符合當今高密度封裝設計需求。

全自動的 BUMP-TO-PACKAGE 接點設定和佈線完成率評估

除了支持使用傳統線路圖和 netlist-based 的邏輯定義之外,利用 OrbitIO 互連設計器進行前期跨架構的系統規劃,或是利用 SiP Digital Architect 下的 System Connectivity Manager 的獨特系統連接管理器,都可以很有效的規劃及分配總體的連線關係。邏輯關係也可手動直接定義,或者是套用現有設計規範下,以最好的走線等的不同模式架構下做最適當的自動佈線考量並定義出其連線關係,如將各訊號會依照規範及空間做訊號的指定,差動訊號的 BUMP 也會照封裝接點選擇最好的位置選擇,而 net-per-layer 也可清楚的看到所有訊號的分布狀態。另外,route planning 的 flow 和 bundles 對整組訊號分類和視覺上效果,對於高速訊號規劃會更有幫助。

手動 / 半自動和自動佈線

Allegro Package Designer Plus 和 SiP Layout Option 整合了一套基於規則的半自動和的自動佈線功能,讓我們面對無論是任意角度、單層、Wirebond 還是增層結構上多加的 silicon interposer 等任何類型的 IC 封裝設計,都在確保其可製造性之下能快速準確地完成佈線設計。

HDI 高密度設計

HDI 高密度或增層式的設計也廣泛地應用在封裝設計中,以求最有效的層面利用及配合細小間距的 flip chip 需求。Allegro Package Designer Plus 能搭配其完整的 HDI 規範以達到其自動輔助設計的目的,而微導孔 (microvia) 的充分支援和自動設定,並可做合併及分離等編輯,讓層面的利用率最高並符合生產需求,以達成設計和生產的共同目標。

切圖設計
若欲執行完整功能,需加購 Symphony™ Team Design Option

Cadence 提供了多個使用者或同步的設計環境,加速設計時效、加快上市時程。
其中 Partition 可將整份設計依其區塊或層面切分給多個使用者,而使用者可查看別區塊的的最後更新結果加以配合調整,進而壓縮整份設計的總體設計時程。
還有同步的 Symphony,可讓多個設計人員在同一時間同時操作同一個設計進行工作,而無需分區設置。當加入的佈線工程師越多,完成佈線的速度就可越快。在佈線的同時,可以引用 Allegro Package Designer Plus 和 SiP Layout Option 內的各項功能,如強大的舖銅編輯或 Allegro auto-interactive phase tune (AiPT),和 auto-interactive delay tune (AiDT) 等自動 Tune 線的功能加速設計完成 。

DesignTrue DFM 和 ARC 檢查

(僅包含基本檢查,完整檢查仍需加 SIP Layout Option )

Constraint Manager 中有全面的 design for manufacturing (DFM) 製造設計檢查功能,若有 SIP Layout Option,其中另外有的 assembly rule checker (ARC) 提供了數百種檢查來滿足製造上的要求 (非傳統 DRC 的間距檢查)。其檢查項目可把這些規則加以分類或單獨指定或是自定義選擇來執行,最終的檢查也會顯示在 Constraint Manager 的 DRC 頁面中及圖檔上。

多元的生產製程資料準備

在生產製程的準備方面,而從文件到生產的各種資料都十分完備。可以很快速地建立出打線資料、尺寸標注、所需圖樣和封裝資料,或如鍍金棒 (plating bar)、蝕斷線 (etchback plating)、透氣孔 (metal pour degassing) 和銅箔平均化 (metal layer balancing) 等等都有考量。為了搭配後段的生產檢查甚或 SI 分析,所支援的輸出格式包括有 Gerber、IPC2581、DXF、AIF2 及 GDSII 等。如果有 SIP Layout Option,還能利用 design variants 功能來定義出不同零件搭配組合的 BOM。另外,大多數的封裝廠也都是使用 Cadence 的 PACKAGE 產品,所以若情況許可也可將設計圖檔直接給封裝廠,讓此資料在不破壞原始規範的情況下做更細的生產參數微調,以提高產出的良率。

對於 PCB 系統階的資料傳遞

Allegro Package Designer Plus 工具不只能連結 silicon 與 package 設計,也能連結 package 與 PCB 設計。對 PCB 所需的 floor planning 規劃跟 layout 的相關資料,也能自動建立出所需的實體零件、線路圖 symbol、跟 device 模型。您也能夠萃出 Die 或 BGA 的資料到 Excel 格式的試算表中,以加速設定時間並提高其準確率。

封裝設計的訊號和電源分析

借助 Cadence 的 Clarity™Celsius™ 技術,可以進行詳細的佈線萃取和 3D 封裝建模,以及具電源考量的信號完整性和熱的分析。這些功能使封裝分析和建模解決方案能夠在早期的設計階段就能開始進行特性評估以及 DC / AC PDN 分析,進而到最後使用 Hybrid EM 混合求解器來萃取完整封裝模型,或使用全波 3D 求解器來萃取更詳細封裝模型。

您可以依需求做以下檢查:

封裝設計特性評估,可快速檢測有問題的封裝設計資料,包括檢測封裝引腳是否有過多的電感效應、不適當的阻抗和耦合等

含電源考量的混合求解器萃取,可考量 PDN 及信號的耦合並進行 RLGC 和 S 參數的模型萃取

全波 3D 求解器-解析封裝設計內部詳細結構用於高頻佈線模型萃取

IR-Drop 分析-同時考慮佈線和零件效應的電 / 熱協同模擬,及不同區塊的溫度分佈和舖銅 / 貫孔 / 走線間的電流密度計算

封裝性能評估可以在實際佈線的早期階段開始,而不需等到最後才可執行。利用初始的連線關係進行可行性研究,例如考量 DC 的 IR-Drop 和電流的最佳疊構 / 規範以及信號的拓撲架構,可幫助確定最終的封裝類型並以最低的成本達到最佳的電氣性能。隨著封裝設計的繼續,可以萃取訊號和 PDN 的模型,以考量 RLC 的寄 生效應和訊號的阻抗和串擾,或 insertion 和 return losses 的關鍵特性。

還可搭配現行大多數 OSAT 和 Foundry 所使用的 Cadence 封裝設計技術,來探索散熱方面的考慮。利用這種互通性,當設計達到最後階段時能夠互相搭配交換電熱分析資料,以執行更完整的封裝評估 (包括 IR-Drop) 和模型萃取,並生成最終的 HTML 報告,以確保即時發現重大問題並完整記錄設計。

若是會在高頻下運行的封裝設計,可以在關鍵封裝區域執行全波 3D 萃取以確保能滿足高速訊號的性能規格。

3D 設計檢視功能

Cadence 3D Design Viewer 用於複雜的 IC 封裝設計檢查,是一個完整的實體 3D 模型檢測器和 3D Wirebond DRC解決方案,現已包含在 Allegro Package Designer Plus 中。它為跨團隊設計的審查提供了共同的平台讓用戶可查看和研究整個設計,如在具有多重 Wirebond 結構的封裝設計下,選定的最佳 Wirebond Profile 打線定義的組合效果。

智慧 3D 設計檢視

儘管 2D 顯示非常適合於基板佈局、佈線規劃和金屬鋪面等繪製,但 2D 的效果並不適合用於複雜晶片立體堆疊和 3D 整合的設計 / 管理或驗證,封裝設計的複雜性和密高度的要求更顯出 3D 的重要性。 利用 Cadence 3D Design Viewer 使封裝設計人員能夠以 3D 的方式,查看其實際設計來滿足此需求。設計人員可以互動式的縮放 / 平移 / 旋轉 3D 視圖,或是從一組預定的視角效果中進行選擇。

互動標記

在查看 3D 設計期間,工程師可以為設計審查或設計資料建出「Markup」標記快照,其中包括添加基本圖形、箭頭和文字的功能,這對於與設計夥伴間的整合,以及測試和裝配製造部門進行溝通時,特別有用。

3D Wirebond 間距檢查

在 Allegro Package Designer Plus 設計中,可定義和儲存其 3D 檢查規則。您可自行定義這些規則來檢查設計中 Wire 導線,和零件之間的 3D 間距。