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System Analysis

全新 System PI 可串連從 IC 到 Package 再到 Board 的完整拓譜,執行 AC/DC 的系統級 PI 分析。而 Cadence 近期發表新一代 Sigrity X,效能大躍進,打造 10 倍快的系統分析。本文將分享 SystemPI 和 Sigrity X 新技能掌握技巧!

想在日益複雜的通信產品市場脫穎而出,設計人員必需進行精確且快速的電磁模擬。Cadence® AWR® AXIEM 模擬器為高效設計提供所需的精准度、容量和速度,可以對 RF PCB、模組、低溫共燒陶瓷 (LTCC)、單片微波積體電路 (MMIC)、射頻積體電路和天線上的無源器件進行特性分析和優化。
本電子書將詳述 10 個使用 AWR AXIEM 模擬器的最佳實踐要點,以及如何有效幫助設計人員解決 EM 模擬過程中最常遇到的難題。

當今的 CPU 能夠處理的資料量比以往還多,這全都要歸功於摩爾定律的擴展和對更高級應用的需求不斷增長。然而,降低 CPU 或 GPU 功耗的技術有許多,其中兩種降低功耗的技術為:動態電壓和頻率調節,本文將探討動態電壓和頻率調節如何影響功耗。

對於汽車行業而言,雖說自動駕駛的未來已成定勢,但仍在繼續改進的路上,其現階段的發展,除了法律和定責層面眾多懸而未決的問題之外,技術上的挑戰依舊嚴峻,本文將剖析自動駕駛所遇到的重重關卡和應對之道。

自古英雄出少年!9 歲小正太使用 Cadence® AWR® Microwave Office 快速構建八角形的相控陣天線。究竟是小正太天賦異稟還是軟體簡單易用?本文將帶您一探究竟。

Sigrity™ SystemSI 透過物理乙太網通道分析 ECU 到 ECU 的通信性能,從而自動進行晶片到晶片的信號完整性分析,可實現車載乙太網通道模擬。本文將探討車載乙太網應用前景及其設計要點。

為解決 5G 通信、汽車、超大規模計算,以及航空和國防領域面臨的系統級模擬規模和擴展性挑戰,Cadence 日前正式發佈下一代 Sigrity X 信號和電源完整性解決方案,此為 Sigrity 產品系列近十年來取得的最大突破,其意義遠不止重新設計的引擎架構和顛覆性的使用者介面,並且推進客戶「對生產力的理解和 SI / PI 設計理念的全方位轉變」。本文將透過 EETimes 首席分析師與 Cadence CIC / PCB 系統分析副總裁的深度對談,帶您快速了解 Sigrity X 獨特之處。

軟硬結合板不僅在適應保形性方面具有強大的靈活性,能夠安裝到電子設備內的狹小空間中,且成本效益極高,因此備受設計人員青睞,被運用在許多現代的電子設備。但由於 3D 設計的複雜度相對高,軟硬結合板的電磁分析一直是一項艱鉅的挑戰。本白皮書將詳述如何提高軟硬結合 PCB 的電磁分析效率。

PCIe 是早期 PCI 匯流排的升級版。它取代了幾種陳舊的、速度較慢的匯流排。PCIe 3.0 和 4.0 雖是目前最成熟的 PCIe 介面,然而PCIe 5.0 的應用正在加速,這也意味著PCIe 6.0 的時代即將到來。PCIe 6.0可以在乙太網、SSD、AI、雲計算、汽車等領域實現更強大的應用。

Sigrity X 以優異的精準度提供高達 10 倍的效能,過去耗時超過一天的模擬現在可以在短短幾個小時內完成!本文將範例展示新一代產品- Sigrity X,如何透過令人驚豔的性能加速產品交付及上市速度。

隨著資料速率提高到十億位元速度和時序預算收緊,DDR4 和 DDR5 介面涉及到工程師們當今面臨的最具挑戰性的 SI 問題。然而,SI 和 PI 分析分開進行的傳統工作流程容易在高速設計中導致故障。數十億位元的平行匯流排介面涉及下降的電壓擺幅、均衡的收發器,嚴格的誤碼率 (BER) 要求以及匹配的傳輸線長度。為了滿足嚴格的時序約束,必須瞭解非理想 PDN 對 SI 的影響。

軟硬結合板優越的彎曲度、適合小空間以及低製造成本的特點使其成為移動通信產品的理想選擇,並且逐漸被廣泛用於現代化的電子設備,但軟硬板上的電磁 (EM) 分析一直都不簡單,本文將探討如何快速並準確地完成軟硬結合電路板上的 EM 分析。

本期課程有請 Cadence 專家 Jinsong Hu,使用目前流行的模擬工具,並透過實例從流程分析切入、一步步指導高速信號互聯模擬的流程和方法,各種疑難雜症一次解決。

現代電子產品極易受到電子散熱問題的影響。遺憾的是,目前許多分析熱效應的方法通常無法準確預測元件電流的電子反饋,導致熱性能模擬存在缺陷。
本電子書將探討為何需要在電子領域進行熱分析,並重點介紹熱設計的細微差別﹑陷阱和挑戰,以及如何最有效地加以克服。

要按時設計一個優化的電源和一個沒有板級 SI/PI 問題的 PCB 設計需要設計工程師、layout 工程師和 PI 工程師透過一個整合設計平台緊密合作。本文將解析如何加強 PI 專家和 PCB 設計師之間的合作,從而加快上市時間並優化最終的設計成本。

如果沒有獲得 CE 或 FCC(或同等)認證,就不能銷售電子產品。然而產品認證的物理測試非常昂貴,一但失敗會導致非常高昂的成本。Cadence Clarity 3D Transient Solver 運用了大規模平行、多執行緒 (multi-threaded) 和分散式的運算架構,可以在軟體中完成在電波暗室環境中的大部分操作。本文將分享 Clarity 3D Transient Solver 如何使汽車 ECU 的設計週期時間減少 30%?

目前,Cadence 的產品組合提供多種電磁 (EM) 技術。面對諸多 EM 模擬和分析工具,我們該如何做選擇?本文將詳解 EM 求解器的功能,並進一步瞭解每種技術的優勢。

瞭解積體電路的熱性能,對於避免可能導致電路故障的過熱問題一直都是至關重要的。
電子系統的小型化和大量產熱的 LED 等元件的廣泛使用使熱分析作為保障產品良好功能和可靠性的作用日益突顯。但電子產業似乎還未就此新挑戰做好充分準備。讓 Cadence 專家告訴你如何因應在 3D IC 結構上的熱分析挑戰!

從表面上看,連接器並不複雜,然而設計連接器是一項艱巨的任務,其必須考慮到訊號完整性問題。有些問題無法僅透過 SerDes 發射器和接收器中的等化器來解決。尤其是,回波損耗導致接收噪音容限降低,因為部分訊號並未抵達接收器,這些訊號在均衡期間顯然沒有用處。本文將詳細講解連接器設計的流程與要點。

隨著新產品的設計頻率越來越高,更多 IC 和 PCB 設計人員都應該熟知RF振盪器元件和電路。一旦達到千兆赫 (GHz) 以上的頻率範圍,相比離散元件,系統級晶片 (SoCs) 和積體電路 (ICs) 便成為了射頻振盪器的更佳選擇。本文將討論一些所有設計人員都應該瞭解的基本振盪器及重要的 layout 技巧。

為電路板供電是 PCB 設計中的一個關鍵環節,雖然大多數電路板都可以正常工作,但只有在為器件提供最佳電源時,才能發揮出真正的功效!設計人員應該考慮可能會遇到的問題及產生的影響,若這些問題發現的太遲,及有可能遇到重大挫折。本電子書將探討各種撇步幫助各位能夠及早發現問題。

本文將討論與信號完整性相關的 PCIe 4.0/5.0 設計挑戰,還將進一步分享設計人員如何利用先進的 CAD 工具來應對這些挑戰的深入見解。

112G SerDes 所面臨的一大挑戰即是解決訊號完整性問題。在長距離應用的最壞情況下,從單晶片發射器發出訊號,中間會經過層層障礙,最終抵達接收器時會導致嚴重失真,且很難恢復所傳輸資訊的 CLOCK 時鐘和資料位元。本白皮書將介紹如何有效解決 112G 長距離設計的訊號完整性問題,確保以非常小的誤碼率 (BER) 可靠地傳輸資料。

對於資料速率適中、開關時間達奈秒量級或更快的系統,進行高速設計時,每一位工程師均應認真考慮訊號完整性設計。這些高速設計技術旨在確保不會出現能導致高誤碼率的偽缺陷訊號,整個電路板上的時脈流和串列或平行資料保持同步,並且 PCB 長走線中的傳輸線效應得到抑制。

針對 DDR-4 設計,本文詳細例證如何優化去耦電容的配置與選擇。

本期電子書將從幾個方面討論工程師在設計 PDN 時遇到的常見問題,包括不受控制的電壓紋波到電磁干擾(EMI)故障,以及這些問題的解決方案。

隨著高速串列連結的資料速率要求不斷提高,設計工程師必須全面分析並測試高速 PCB 互連和元件封裝的電磁效應,以獲得最佳信號完整性性能。當按照行業介面標準進行設計時,相關規範通常會有一組必須滿足的測量信號完整性的「合規檢查」,以保證介面的正確操作。本期電子書將詳細說明各項合規檢查的重要性及測量內容,為設計所需的正確測量與檢查提供指導。

與 4G 相比,5G 的技術架構與應用挑戰有何不同?

當今電子產品的設計中常常包含了多個互連的印刷電路板(PCB)。要使多板系統中的所有元器件整合為一個的成品工作,關鍵在於設計時選擇正確的連接器。
在這篇文章中,我們將深入探討不同類型的 PCB 互連方式以及最佳實踐方式。

以視頻 解析 Clarity 如何提供新一代的真正整體的 3D 解決方案:黃金標準的精確性、世界級並行處理技術、高達 10 倍的性能提升、與 Cadence 工具的整合,支援 CloudBurst 平臺。

今年的 DesignCon 2019 大會上,Cadence 團隊以 Magpie IP 為例,分享了 112Gbps SerDes 的建模與模擬的經驗方法。

PCB 設計與分析涵蓋更多領域:電磁學的多物理分析、訊號完整性分析、傳熱分析、流體動力學(用於冷卻氣流等),以及電路板和外殼的實際機構設計。使分析變得複雜化的根本原因是以上這些領域全部相互作用。例如,在外殼上打洞可以改善熱問題(更多通風),但會使電磁輻射更加嚴重(更多間隙可以使射頻訊號通過);同時產生的溫度變化也會影響訊號完整性——這些因素相互作用,無一能夠擺脫。

在前不久結束的 DesignCon 上,Cadence 及其客戶 IBM 就 32 GT/s 及以上的高級 IBIS-AMI 技術做出了演講教程。Cadence 專家親臨現場,為大家帶來第一手講義筆記~

在量子計算、5G 和 AI 如火如荼的今天,以 PCB 設計為核心的 DesignCon 也積極回應潮流,三場特邀專題演講分別以這三個火熱話題為主題:關於量子計算的專題演講關注於如何從量子電腦中獲取資料;5G 的特邀演講聚焦於聯網汽車;AI 的特邀演講則是談論了 Uber 的資料中心以及他們是如何大規模建設電腦基礎設施和聯網汽車的。

現在 DRAM 市場上的談論熱點是 DDR5。DDR3 和 DDR4 轉換的最大驅動力是客戶及移動設備,而 DDR5 的主要驅動因素則是對頻寬的需求。由於系統記憶體頻寬跟不上伺服器 CPU 核心數量的增長,伺服器因此需要更大的記憶體頻寬。

如此深惡痛絕的佈線-分析–再重複的惡性循環到底有沒有解決方案? 如果我們能夠在 PCB 佈線之前找到所有基本的訊號完整性問題會怎麼樣?

NRZ,PAM-3 和 PAM-4 有什麼區別? PAM 編碼有何應用?

富士康工業互聯網 (FII) 針對 PCB 主板和用於 PCI-e Gen4 或 SAS Gen4 的 SFF-8654 高速連接器,使用新的 3D Workbench 技術進行性能優化及其結果演示。

本篇將為大家詳細解說該工具的四大功能:3D Workbench 的建模介面與模型導入、網格化分選項、參數掃描模擬與分析,以及全功能指令碼命令(Tcl)錄製與重播,並向大家圖示展示 3D Workbench 的基本工作流程。

在現今這個資料速率高達兩位元數 Gbps 時代裡,工程師的工作越來越不容易,正確地設計並表徵系統以符合不斷更新的業內標準搞得大家焦頭爛額,不僅要對高速串列鏈路及其所有損耗進行模擬,還得通過合規測試。

在熱管理基礎系列最後一篇文章中,將討論冷卻電子系統的技術,並根據熱電阻及其網路知識更好地瞭解這些技術的工作原理。

本篇文章中我們將使用熱阻的概念來建立一個系統的熱等效網路,並確定與其等效的連結環境熱阻。

此篇將討論三種不同類型的熱傳輸機制,以及如何使用等效熱阻來近似模擬這些機制。

在本熱管理基礎知識系列的第一篇中,我們將討論什麼是熱量和溫度,並將這些概念與歐姆定律連繫起來。

預計在今年夏季發佈的 DDR5 標準中,DFE 功能將被正式規定包含在 DRAM 中。這意味著你將急需一個 AMI 模型。 你打算怎麼做?你是否在考慮有沒有比打開文字編輯器進行編碼更簡單的方法?

現今行業內正在發生的一個重大變化,DDR5 標準將 (間接) 授權使用 AMI 模型。IBIS 和 AMI 涵義需要被更多設計領域的人了解,DFE 均衡將被規定包含在 DDR5 標準之內,這將需要運用 IBIS+AMI 進行建模,從而設計出諸如新一代 DIMM 、能承載 DDR5 DRAM 的系統。

回想一下那個坐在角落裡被一群博士們簇擁著的同事;人人都想找這位 3D 建模專家給自己的設計做 3D 結構分析。他/她好像無所不能,會使用一般人難以掌握的軟體工具。但問題是,即使他/她分析完你的 3D 結構並告訴你需要做出哪些調整之後,你仍然面臨著大量的工作。

有了詳細的佈局後互連以及 IBIS-AMI 模型的正確執行,您可以關注特定的、感興趣的介面 (本例中為 PCI Express Gen 4) 的合規性檢查。每個介面都有自己的特定標準。在這種情況下,PCI Express 確定了許多眼圖相關的時域標準、無源互連通道的頻域標準以及滿足特定抖動容限範圍的能力。

等化器自我調整的另一項能力是回饋訓練。許多高速串列協定規定 SerDes 接收器可以評估發射器送出的 training patterns 的信號品質,以此來決定發射器均衡的大小,然後將這個要求回饋給發射器,然後評估下一個 training pattern。

同步開關輸出(SSO) 引起的同步開關雜訊 (SSN) 一直是信號完整性 (SI) 領域幾十年來的熱門話題。一些人認為只有使用電晶體級模型的 SPICE 模擬才能提供 DDR4 等記憶體介面所需的精度,以模擬在位址和資料匯流排上同時驅動多個信號。

此時,SerDes 元器件供應商應該已經提供了所需的 IBIS-AMI 模型,如果這些模型可用,那麼替換模擬測試平臺中的對應模型。現在,我們重點關注後模擬的驗證工作。在模擬測試平臺中替換為你自己的模型,儘管這時看起來你好像就馬上可以進行模擬工作了,但是對於 IBIS-AMI 模型仍然有許多工作需要做。

一旦物理 layout 完成(或者至少串列鏈路差分對的佈線完成),就可以進行佈局後驗證。需要決定使用多大的頻寬進行模型提取。為了評估這一點,需要考慮通過鏈路傳遞的信號。 PCI Express Gen 4 的規格是指上升時間約為 22ps,測量值為 10% 至 90%。

現今,工程師們面臨著複雜且快速的設計變更,需要運用多個設計工具才能協同完成。 MCAD 和 ECAD 的設計系統由於採用其通用檔案格式 (如 SAT、IGES、IDF 等),已經很好地解決了這個問題。然而,另一個關鍵領域——熱模擬領域,通用檔概念尚未普及。

如今愈來愈多的封裝 / PCB系統設計需要進行熱分析。功耗是封裝 / PCB系統設計中的關鍵問題,需要仔細考慮熱和電兩個領域的問題。為了更好地理解熱分析,我們以固體中的熱傳導為例,並利用兩個領域的對偶性。

透過構建預佈局測試平臺,填入相關模型,生成結果逼真的模擬結果,這時候正適合啟用約束來驅動和控制串列鏈路的物理佈局。

假設我們的 PCIExpress Gen 4 串列鏈路,使用初始的 PCB 走線和過孔模型,其餘的缺失部分用於發射器的 IBIS-AMI 模型,「AMI」表示演算法模型介面。正如其名,IBIS-AMI 模型具有以傳統 IBIS (I/O 緩衝區資訊規範) 格式定義的「電路」部分和以 AMI 格式定義的「演算法」部分,兩者都是完整模型所必需的。

假設我們正在致力於 PCI Express Gen 4 串列鏈路的研發,資料的傳輸速率為 16Gbps。再假設我們能夠獲得供應商提供的 AC 耦合電容、封裝和連接器的模型,以及來自 SerDes 接收端的 IBIS-AMI 模型。接下來還需要 PCB 的走線和過孔模型,以及發射端的 IBIS-AMI 模型。假設供應商暫時無法提供這些資料,那就讓我們先來解決 PCB 架構的問題吧!

整合反向通道演算法到 IBIS-AMI 模型中,以與實際 SerDes 硬體設備相同的方式自動優化 Tx 和 Rx 均衡設置。

過去幾年來,許多系統設計人員一直在使用 DDR4 RAM 組件,並將其用於系統設計。隨著產品性能的不斷提高和功耗預算的降低,對更快速存儲設備的期望也越來越高。

工程師的最終夢想是 ─ 按下一個「魔法按鈕」,自動實現產品的設計、layout 和優化,並滿足性能參數和可製造性,這依然是科幻小說的情節,但現在各種實驗設計(DOE)的運用使得技術已取得巨大的進步,特別是人工神經網路(ANN)。

判斷您的設計是否能耐受 ESD 事件的方式是用 ESD 槍在實驗室裡測試一遍。結果或許可行,或許不行。如果不行,另外尋求提高性能的設計方案將是很花費時間和成本。就算結果可行,那您能保證不會再加上更多的 TVS 二極體作為保護嗎?

由於諸如 PCI Express®(PCIe®)Gen4 等串列鏈路介面的資料傳輸率將達到雙位千兆級傳輸速率,為了降低風險並優化設計,將分析盡可能地推向上游至關重要,以實現權衡、可行性研究、元件選擇和約束獲取。

保證 PCB 的電源完整性需要設計團隊成員的共同貢獻。以往,這樣的工作會使得後端專家在前端設計耗費非常多的時間。本文檢驗了一個團隊合作的方法,使得在設計過程中可以更高效利用資源、在關鍵設計點提供更大的影響。

一篇發佈於 SemiWiki.com 的文章分享 Sigrity PowerTree 特性如何幫助設計人員在設計週期中儘早快速評估供電決定,加速 PCB 電源及訊號完整性簽核。

近日地震頻繁,讓我們更能感受到如果相關的城市運作是建構在一個不穩定的基礎上,那會是多麼可怕的事情。

同樣地,PCB 上的系統運作若是沒有穩定的電源供給和完整的銅箔回路來提供正確的回流,那麼它的運作能否夠穩定是值得懷疑的!再加上現今 IC 的工作電壓越來越低,讓我們能忍受的壓差範圍也越來越小,所以基本的 Power Integrity(PI) 分析是我們 Project 能否順利運作的第一步。在 Sigrity PI 分析中,有 PowerDC 作直流分析和 OptimizePI 作 Impedance 交流分析,讓我們顧好 PI 電源品質並完成訊號分析的第一步。

Sigrity2016 的 QIR1 版本開始支援 Wave Port,讓我們除了原有的 Port 類型之外,多了設定 Wave Port 的新機制。

Wave Port的Wave Surface 與 Wave Port 有何關係?
該如何設定 Wave Port 請看本篇說明。

電路板上的訊號運作時,會受到 IC 本身的工作條件及 PCB 板的疊構與佈線設計的影響,導致效能品質可能不是哪麼理想。

其實除了這些問題外,您所使用的 Switching Power Supply 對系統的干擾問題也是一項不可輕忽的條件。

這樣的問題我們可以透過 Cadence® Sigrity™ PowerSI®,來進行 VR Noise 這方面的評估檢查。

因 JEDEC 制定 DDR4 / LPDDR4 設計規範誤碼率 BER ( Bit Error Rate ) <1E-16 以分析噪聲和抖動影響信號完整性及其整體可靠性,但若用 Bit by Bit 方式進行時域模擬是非常耗時的。

在 SystemSI-PBA 加入了新一代 LPDDR4 JEDEC 規範標準,且採用 SERDES 模擬技術的 Channel Simulator 功能選項,能快速運算並產生包含 BER 時域模擬結果的 JEDEC 規範報告。

利用 Sigrity 程式內部所提供 DecapGenerator 程式,進行客製化專屬 De-CAP Library,讓 OptimizePI 模擬作業的事前資料準備時間大幅縮短,可提升用料的正確性,並提供代用料的建議。

傳統 DRC 以 geometry 的方式檢查走線,而忽略了以信號完整性的角度來確認品質,諸如在 breakout 區塊因為出 pin 讓走線變得更細,而造成極長的阻抗不連續且耦合嚴重,還有與信號同層且緊鄰的 P/G plane 導致 trace 阻抗不連續…等。如果能以 SI 的角度看待問題並量化之,便能更清楚地釐清問題。

Sigrity SPEED2000 的 Trace Impedance / Coupling Check 能輕鬆完成這樣的 SI base 檢查,讓我們來看看如何操作。

Cadence SystemSI 已經在 compliance kit 中加入了 USB 3.0,您不必再為了模擬而傷腦筋事後的規格套用,隨著傳輸率加快其測試項目也跟著變多,例如 Eye Height、Tx Differential Swing、Total Jitter、Stressed / Swept Jitter。這些通通交給 SystemSI 讓它來幫您完成。

現在就讓我們來體驗如何以 compliance kit 自動套用 USB 3.0 規格進而找出問題,縮短報告產出時間。

隨著雲端使用的普及,從 10G、25G 傳輸資料量大增,為了因應龐大的傳輸量,相關產品如 Server、Networking、 Storage 訊號的操作頻率也隨之提高。如何因應產品設計需求的變化下,又符合設計的品質呢?

我們可藉由 Allegro Sigrity PowerSI / 3DFEM 來找到問題並提昇設計品質,減少設計上的週期及缺失。本次技術文件特別分享在高速訊號中我們最常遇到的 Thru Via 及 BB Via 選用上的差異。

SystemSI 已開始支援 DDR4 specification 驗證,例如在每個DQ信號自動地即時導入 Vref,並在每個DQ信號上詳細地評估 DQ mask。 如果軟體沒有支援「自動」驗證 DDR4,則做報告將會是極冗長而痛苦的。

透過 SystemSI-Parallel Bus Analysis 可以輕鬆地完成報告並迅速地察覺到設計上的缺失。