在 DesignCon 2025 展會中，Cadence 聚焦展示如何透過電磁、電子與熱模擬分析，有效協助客戶縮短 PCB 與先進 IC 封裝的設計週期，並因應日益複雜的跨平台設計挑戰。
以下是 Cadence 本次展會活動的亮點回顧：
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Meta 業界專家 Shiv Agarwal 分享如何在混合實境 (MR) 與虛擬實境 (VR) 應用的高要求環境中，優化高速訊號效能。 |
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PCB Automation Inc. 執行長暨密蘇里科技大學 EMC 實驗室客座教授 Dr. Zhiping Yang，聯同 Cadence IP 封裝團隊，共同探討如何有效簽核 UCIe 介面，提供實用策略以確保介面相容性與設計可靠性。 |
內容
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混合現實和虛擬實境系統的系統級 C-PHY 高速訊號完整性分析 |
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使用 IBIS 認可的簡化電源完整性模型 (SPIM) 進行平臺 PDN 優化和簽核 |
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案例研究：如何簽核 UCIe 介面 |
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倒裝晶片技術對毫米波 MMIC 放大器熱影響的研究 |
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透過整合設計和分析加速矽中介層開發 |
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在小晶片 (Chiplet) 時代實現加速上市 |
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EDA 在晶片向 3D 系統轉型過程中的作用 |
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