[ 2014 SPB Seminar ]
快速模擬驗證 完善設計規範 - Signal and Power Integrity

傳統的DRC驗證已不足以應付日益複雜的晶片設計。我們要花費極大的精力及時間來一一幫客戶確保設計品質。此次的 Seminar 將呈現 Cadence 完整 (IC / Package / Board)實際的驗證流程，如何帶給我們更精確的設計，及實際時間與成本的節省，Allegro Sigrity 提供新的思惟來做快速 SI / PI Base 的設計驗證及規範建立，協助客戶加速產品導入並提升公司驗證能力。

透過 OrCAD PSpice A / D 早期驗證電路設計的正確性，且經 OrCAD SI 模擬將結果導入設計規範。以及 IC 或 Package 為導向的 Interposer 模型萃取，並整合各段模型做系統模擬以簡化流程。

主題
An Alternative Approaching for Design Verification
What Does DRC Forget to Tell You...
OrCAD Oriented Pre-Simulation
Si-Interposer Collaboration in IC / PKG / SI