Shape 與走線編輯

即時預覽填銅；設定相關屬性後，移除相連物件或複製走線時可保留 Net 指派。

屬性與約束管理

可批次修改支援物件的屬性，查看 Net 層級約束覆寫。

DFA 組裝檢查

檢查接腳間距、扇出一致性與 Via 置中。

高速參數化結構

建立可調整、重用的差動對／單端 Via 結構。

Footprint 範本

快速建立符合 IPC 規範的 Footprint。

3D 檢視與機構協作

查看多板配置與系統連接，並改善 ECAD-MCAD 資料交換及變更檢閱。

RLGC 模型擷取

從 Layout 產生相容於 SPICE 的電路模型。

APD X AI ASR

強化功能等效佈線、Die-Pin Breakout 與 Die-to-Die 屏蔽。

APD X AI Power / Ground Generator

以 Stitching Via 與可編輯 Shape 建立電源／接地連接。

APD Daisy-chain (菊鏈)

支援整條鏈或鏈中個別 Pin 編輯，並改善排列、匯出與顯示。

自動建立差動對

透過 Constraint Manager 辨識匹配的正負訊號並建立差動對，無須維護獨立設定檔。

Pin Delay 匯入驗證

自動檢查資料，匯入前檢閱、修改及排除項目。

電路圖導覽與視窗管理

以 Minimap 快速定位頁面區域，並以頁籤切換堆疊的工作視窗。

系統整合與 3D 匯出

支援匯入 MCM 設計、驗證跨設計連通性，並以 .scf 匯出 3D 系統。

Layout Mode 整合分析

透過 Clarity 3D QS 擷取 RLGC 模型，並以 LayoutLink Profile 執行跨設計反射分析。

可靠度參數重用

將已驗證參數存為 Profile，跨設計套用並透過 CSV 檢閱更新。

元件庫

新增 Murata 與 TAIYO YUDEN 元件庫，擴充可用的模擬模型。

模型與子電路選擇

依條件智慧選擇模型與子電路，支援模型掃描與變體分析。

模擬設定

透過 Persona 套用預定義模擬選項，加快設定流程並提升跨專案的一致性。

應力分析

支援依環境溫度進行電阻降額，強化應力 (Smoke) 分析流程。

高頻熱雜訊建模

可啟用量子修正計算，改善極高頻或極低溫下的電阻熱雜訊模型。

自訂量測

提供通用 MATLAB 與 Tcl 量測函數，支援進階自訂分析與驗證流程。

記憶體量測報告

支援 LPDDR6 與 HBM4，並在Parallel Bus Analysis中支援同步讀寫週期模擬。

串列鏈路驗證

支援多通道分析、通道特性分析及 PCI Express Gen 7 相容性驗證。

跨設計分析

強化相連 PCB 與封裝設計的訊號行為分析。

多設計反射分析

透過 System Configuration 與 LayoutLink 檔案，重用跨設計連接與分析設定。

RLGC 電路模型

於 IME 流程中，從 Layout 結構直接產生相容於 SPICE 的 RLGC 模型。

系統建模

支援 IBIS-EMD、線性緩衝器模型及自動擷取 Broadband SPICE 模型。

暫態電路模擬

可直接於 Serial Link Analysis 中執行。

波形檢視

新增 Grid Curve Viewer 並排分析，強化量測、曲線篩選、CSV 匯出與結果管理。

高速 PCB 直播間 17 ｜ 背鑽 (Backdrill) 應用進階技巧

電子書 ｜ 在 Allegro X 中進行 HDI 設計：從疊層到簽核的完整工作流程指南

【On-Demand Webinar】如何使用 Allegro X System Capture 分析電路圖完整性 / 可靠性