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對於當今設計高速、高密電路板的工程師來說，訊號完整性 (SI) 和電源完整性 (PI) 是重中之重。而在設計早期階段發現 SI/PI 問題，有助於加快設計簽核，以免重新設計。在簽核高速 PCB 設計時，工程師需要解決三個關鍵問題：電源分析、SerDes 鏈路合規和 DDR 記憶體介面合規。電源傳輸網路 (Power Delivery Network, PDN) 必須充足、高效和穩定，訊號品質必須符合記憶體介面和串列鏈路合規規範。

本文將重點介紹 Cadence PCB 設計方法，助力 PCB 設計團隊在預算範圍內按時交付合格的產品，而無需久等 SI 和 PI 專家的回饋。

設計分析框架

設計 PCB 時需要考慮幾個重要框架 (圖 1)。

設計的第一步是電路圖；第二步是 layout，並在 layout 的後期階段進行詳細分析以確保 layout 功能符合預期。在設計週期中，任務、優先事項和工作重點都會變化，但有一條經驗法則經久不衰：發現和糾正問題越早越好。

一般來說，設計流程的後期階段才會進行詳細的模擬、分析和優化，通常是驗證和簽核的最後一步。一旦此時發現需求和性能方面的缺陷，就需要花費額外的時間和人力來解決，不可避免地導致專案超出預算並延遲產品上市；然而這些問題原本在設計早期階段就可以發現並解決——要在當今競爭激烈的電子市場中保持領先，則不能再將分析和驗證放在設計流程的最後階段；而是從設計流程的初始階段開始，就採用設計同步分析 (In-design Analysis, IDA) 方法整合模擬和分析，將分析和驗證視為在晶片、封裝、電路板和完整系統級設計層面的各個階段中都不可分割的一部分。

設計團隊是設計過程中的一個重要因素。在設計初期， SI 工程師會來幫助理解設計約束等問題；在 layout 設計階段，layout 設計專家將進行設計；而到了最終 layout 驗證階段，SI 工程師又將再次參與；但是在整個設計過程中，SI工程師不一定能隨時提供幫助。因此，要想按時交付設計並保質保量，PCB 設計人員需要具備獨立執行普通SI/PI 模擬的能力。在 PCB 設計環境中直接嵌入模擬工作流程，賦能設計人員，有助於確保設計符合預期並按時交付。

串擾和阻抗匹配等普遍的 SI/PI 問題往往需要在設計初期被快速解決。在設計後期，模擬的細節精確度非常重要，但在開始階段，設計人員通常只需要確保方向正確。模擬精度與速度往往無法兼得，需要取捨。如果在一開始就需要細節精確度，設計人員可以縮小工作範圍，只考慮設計的一個部分；而如果整個設計必須儘早進行精確模擬，那麼分析工作流程可以利用複雜的分散式運算資源，確保速度精度雙管齊下。

電源設計分析工作流程

PCB 設計人員面臨的一個主要挑戰是為負載供電。電源正確的直流 (幅度) 和交流 (紋波) 對於發射 (Tx) 和接收 (Rx) 訊號至關重要 (圖 3)。

對於直流電路，電阻很重要；對交流電路來說，重要的則是電感。直流電路包括直流電源、PCB 和 IC 負載，電流需要流向這些負載。直流電源流過 PCB 上的銅，因其電阻並非是無窮小， PCB 上會存在壓降，導致負載側電壓的幅度很可能會比原始電源的幅度低，因此需要分析負載端的電壓是否足夠。每種 IC 對供電電壓都有要求，設計人員必須確保 IC 晶片獲得了所需的電壓。

直流分析的重點是 PCB 電阻。對於交流分析，邏輯和輸入/輸出 (I/O) 電路每秒要開關數百萬個電晶體，每次電晶體開關時，都需要立即獲得電流，這不太可能來自直流電源，因為 PCB 更像是一個電感器。在較高的開關頻率下，電感阻抗遠遠大於電阻阻抗。因此，PCB 的電感十分關鍵。電感在很大程度上取決於 PCB 的幾何形狀，需要格外關注 PCB layout。電壓調節器模組 (Voltage Regulator Module, VRM) 的電感幾乎一定會過高，因此需要使用局部去耦電容來提供開關負載所需的暫態電流。電容器與其負載之間的電感量很重要：電感越大，電容器的效能就越低，因此必須找到與負載連接的電感較高的電容器，並想辦法降低電感。

電源工作流程：佈線前

在設計流程的開始階段，設計人員需要面對幾十上百頁的電路圖、幾十個電壓軌，以及正確設置電源連接的要求。面對龐大而複雜的電源結構，如果能夠以視覺化的方式查看電源、負載、無源壓降等位置，設計人員在避免短路或電源連接錯誤等問題上會更加得心應手。Cadence Sigrity PowerTree 能夠視覺化電路圖中的電源連接，幫助設計人員在設計早期快速模擬，並發現意外的電阻降低或連接不當，以便在電路圖中進行修正，避免佈線後釀成大錯。

電源工作流程：layout 分析

在 layout 分析工作流程中，工程師可以使用之前創建的 PowerTree 檔與 layout 設計師合作創建電路板檔，分析直流電路並發現電流瓶頸。在進行直流分析時，需要重點瞭解流向 IC 負載的 VRM 源電流的大小、IC 獲得的電流大小以及哪些 VRM 連接到哪些 IC。PowerTree 檔已經捕獲了所有這些資訊，可以在 layout 環境中提供運行直流壓降分析的一切所需，實現壓降、電流、電流密度、貫孔電流等參數的視覺化 (圖 4)。

還可以利用 Cadence Celsius Thermal Solver 中的電熱協同模擬功能進行熱影響分析，以瞭解電流密度的大小、產生的熱量，以及是否可以有效散熱。

交流分析以類似的方式進行。設計人員擁有電路板和 PowerTree 檔，可以快速運行交流分析，查看數百/數千個去耦電容的放置是否妥當，以及電容器與貫孔的距離是否可以接受 (圖 5)。所選貫孔上每個電容器的電感都會顯示出來，設計人員可以快速查看環路電感中的異常值，發現去耦電容的不佳位置。如果有一個小型去耦電容的電感值過高，就意味著 layout 出了問題，設計人員需要先更改 layout，之後再繼續設計。

IDA 可以利用 PowerTree 在佈線前階段已經獲得的資訊，説明設計人員快速瞭解 layout 的品質，並在設計流程的早期解決問題。

SerDes 合規設計流程

SerDes 收發器的工作頻率極高，會導致許多問題，所以在設計方面的容錯率很低。未進行均衡的 SerDes 設計在接收器處可能無法獲得良好的眼圖，因此要使用 IBIS-AMI 模型類比 Tx 和 Rx 處的均衡，以顯示展開的眼圖。在高速訊號下，層之間的過渡非常敏感，必須選擇合適的介電材料，甚至是貫孔的位置也變得十分重要，以便儘量減少對通道的影響。

高速 SerDes 通道的 PCB 設計人員通常會在設計初期與 SI 專家一起研究貫孔結構。貫孔結構的優化可決定串列鏈路合規測試能否通過。

SerDes 設計挑戰和解決方案

電氣工程的基本規則是，速度越高，需要考慮的細節就越多。對於以前在低速設計中可以忽略的小結構，如果設計不當，可能會在高速設計中產生災難性的影響。貫孔會造成阻抗不連續，降低訊號品質。因此需要仔細設計貫孔結構，以便預測它的行為。傳統的做法是在電路圖階段預先設計結構中的每個貫孔，滿足速度要求。而利用設計工具中內置的技術，可以更高效地完成這一耗時的手工流程，輕鬆設計、模擬和優化用於高速訊號傳輸的貫孔。Cadence Sigrity Aurora 工作流程包括貫孔嚮導，可快速生成基於 Allegro 的貫孔結構。利用這一自動化流程，工程師可以在簡單易用的 Allegro 環境中自行創建貫孔結構，然後使用 Cadence Clarity 3D Solver 進行分析 (圖 6)。

按照慣例，這屬於 SI 專家的工作範疇，但有了 IDA 工具，PCB 設計人員不必依賴 SI 專家的幫助，可以自主完成。整個流程簡單易用，包括設置結構，然後在貫孔嚮導環境中打開 Clarity 3D Solver，運行模擬，評估結構的有效性，並在流程早期階段進行調整。

SerDes 面臨的另一個挑戰是通道設計中的損耗。在高速運行時，介質材料的損耗可能非常大，因此對通道性能而言，選擇合適的材料、長度等至關重要。許多問題，如堆疊、走線寬度和距接地平面的高度，都需要預先確定。使用 Sigrity Topology Explorer 工具對設計中提取的訊號進行模擬，設置並掃描參數掃描，將最小 / 最大長度 / 間距值輸入 Allegro 電路圖規則管理器 (Allegro System Capture)。初步規則和電路圖流程如圖 7 所示。隨著設計的推進，根據最終確定的堆疊和材料，可以對這些規則進行調整。

電路圖階段結束後，開始進入 layout 階段，下一個挑戰是規範合規。規範取決於技術：PCIe、USB 等，每種技術都有自己的要求，所以這是一個複雜的過程。在分析過程中，一定要使用正確的發射器和接收器 IBIS-AMI 模型。對於通道，可以使用 Cadence 工具來準確地建立通道模型和位址規範。

具體而言，可以使用 layout 設計師創建的電路板檔，選擇幾個或所有通道 (取決於時間是否充足)，然後對整個通道運行 2.5 或全 3D 分析 (圖 8)。

利用通道提取的結果，可以根據所需的協定運行合規分析。這類分析可能需要重複幾次，因為往往會出現一些在初步階段沒有確定的模糊要求，需要額外的迭代。

DDR 合規分析流程

DDR 的速度不如 SerDes 快，在某些方面也沒有 SerDes 那麼複雜，但會帶來更多的訊號完整性挑戰。某些 DDR 的速度可能與 SerDes 的最低速度重疊，而且有大量的單端和差分網路，它們都需要滿足複雜的訊號完整性要求。

DDR 設計挑戰

早期階段的 DDR 訊號完整性問題通常涉及阻抗匹配和訊號不連續、雙列直插式記憶體模組 (Dual In-line Memory Modules ,DIMM) 等樁線、端接優化和走線串擾等普遍的問題。雖然這些都是基本要求，但重要的是要確保考慮到這些問題以及更複雜的問題，而且越早考慮越好。與 SerDes 一樣，也可以透過 Sigrity Topology Explorer (TopXp) 進行掃描，從而快速檢查這些問題。透過模擬掃描可以確定約束條件，並將其與電路圖一起保存 (圖 9)。

生成帶規則的初步電路圖後，即進入 layout 階段。在這一階段，IDA 可為 PCB 設計人員提供早期佈局驗證，增強對layout 正確性的信心。為此，可以在 Allegro layout 環境中使用 Sigrity Aurora 工作流程快速運行一系列慣例的 SI 分析 (阻抗、耦合、串擾、反射、返回路徑等)，在走線上直觀地顯示問題所在，減少 SI 專家和 layout 設計人員的反復溝通，及時準確地快速解決問題，縮短設計階段。

如果 layout 設計人員無法解決上述問題，則可以再次使用 Sigrity Topology Explorer 來運行反覆運算。如此一來，設計人員還可以在 layout 階段對初步規則進行精細調整，更新數值，使之可用於其他訊號。

除了通常在電路圖和 layout 階段解決的一般訊號完整性問題外，DDR 的性質帶來了三個其他挑戰：同步開關雜訊 (Simultaneous Switching Noise, SSN)、貫孔串擾和 JEDEC 標準合規。

SSN 挑戰

在 SSN 中，電晶體驅動單個比特的輸出，從電壓軌獲取所需功率並將其輸入到網路中。通常，可從 IBIS 檔或分析中捕獲電晶體的行為。使用 DDR 時，多個網路可以同時切換，並且狀態之間的轉換會有高電流變化率 (di/dt) 要求，這會影響電壓電平，反過來又影響轉換 (圖 10)。有兩種模型對 SSN 的精確建模至關重要：兼顧電源影響的 IBIS 模型和 PDN 精確模型。

返回路徑貫孔的挑戰

在圖 11 左側，綠色的線代表資料線 (DQ) 訊號貫孔，粉紅色區域是接地 (GND) 貫孔，它將兩個接地平面拼接在一起。在圖片右側，其中一個訊號在綠色頂層上有一條走線，而第二條線將作為具有理想返回路徑的輔助線。

然而，返回電流必須流到倒數第二層，為此要找到最近的路徑。訊號直接流向訊號貫孔，而返回路徑則位於訊號的正下方，然後訊號必須找到通向縫合貫孔的路徑，然後再返回，這樣就又回到底層。所有訊號貫孔都會經歷同樣的情況——它們都使用相同的縫合貫孔作為返回路徑，從而導致貫孔-貫孔串擾。這是一種 3D 現象，而不是簡單的 2D 並行的問題。需要進行 2.5 或 3D 分析來準確建模，借助 Sigrity Aurora 分析工作流程，即便不是 SI 專家也能完成這一任務。

JEDEC 規範的複雜性

JEDEC 的要求非常複雜，並且含有許多符號或縮略語 (Vix, tDQSS, tDSS, tDS, tDSH tDH, tVAC 等....)。此外，不同技術 (如 DDR、低功耗 DDR (Low Power DDR, LPDDR)、圖形 DDR (Graphics DDR, GDDR))、不同版本 (DDR3 與 DDR4) 以及不同匯流排 (如位址與資料、時鐘訊號 (Clock Signal, CLK) 與 DQ 選通 (DQ Strbe, DQS)) 的要求也各不相同。例如，DDR4 資料要求矩形眼圖範本，需要測量誤碼率 (Bit Error Rate, BER)， DDR5 則要求的是菱形。在 Cadence PCB layout 環境中的分析工作流程中，可以使用 Sigrity PowerSI 和 Clarity 3D Solver 提取引擎，進行詳細、精確的互連建模，輕鬆應對 SSN、返回路徑貫孔和 JEDEC 規範合規挑戰。

互連模型提取

在 DDR 工作流程的後期，網路已經鋪設完成，初步的 DDR 檢查也已經完成。現在，需要提取 2.5 或 3D 互連模型進行 layout 驗證。按時間安排，可以針對一個部分、一個通道或幾個訊號進行提取。根據已提取的資訊，可執行快速波形驗證，確保波形正確 (圖 12)，還可以使用 Sigrity PowerSI 2.5D 或 Clarity 3D Solver 運行快速 DDR 分析，確保設計滿足所有要求。

通過這種流程，設計人員還可以有條不紊地檢查貫孔串擾效應、兼顧電源影響的效應和其他高級效應，確保通道符合 DDR 規範。同樣，這一流程使 PCB 設計人員能夠獨立完成大部分驗證工作，減少對 SI 專家的依賴。

然後，在最終檢查中，使用 Clarity 3D Solver 對整個電路模組進行全波 3D 模擬分析，確保捕捉到每個細節，並運行 DDR 合規分析檢查 (圖 13)。

點擊下圖，瞭解如何對 DDR5 應用進行兼顧電源影響的訊號完整性分析！

電路板設計示例

本例是一個真實的 PCB 設計，展示了如何使用 Cadence Allegro / Sigrity / Clarity 來簡化設計過程。圖 14 展示了設計的規則階段。

該設計處於電路圖階段，PowerTree 檔用於顯示電源軌並驗證其設置是否正確。在這一階段，還將運行一些反覆運算 DDR 模擬，以確保首次通過的規則正確無誤。也可以採用同樣的流程運行 SerDes 模擬，確保選擇合適的電介質、堆疊準確無誤等。與此同時，設計人員可以使用 Clarity 3D Solver為 SerDes 設計設置正確的通孔結構並運行分析，然後將其用於 layout 中。

下一階段是電源分析，如圖 15 所示。

現在可以使用初期的 layout 和先前設置的 PowerTree 檔來執行初步的交流和直流分析，確保有足夠的電源平面用於直流壓降，並且電感足夠低，以便電容器在高頻下有效工作。由於 layout 和 PowerTree 檔在前一階段已經完成設置，這一階段進行起來要快得多，也容易得多。

SerDes 和 DDR 的最終高速階段如圖 16 所示。

在這一階段，PCB 設計人員與 layout 專家一起運行慣例 SI 分析，找出訊號不連續的問題。使用 Cadence 流程，layout 設計人員可以直觀地發現並糾正問題，而無需讓 PCB 設計人員參與反覆運算。設計交回到 PCB 設計人員手中時，細節問題已經糾正，設計版面更加整潔，花費的時間也更少。PCB 設計可以直接進入 2.5D 或 3D 通道提取階段，以執行波形檢查，甚至還可以執行一些合規檢查。此時已接近設計的尾聲，因此可能只需要檢查某些層的合規性。

最後一步是使用 Clarity 3D Solver 對 SerDes 和 DDR 進行完整的全波 3D 合規檢查，以驗證整個設計。

結論

利用設計同步分析 (IDA) 在設計流程早期發現 SI/PI 問題，有助於快速完成複雜的高速和 / 或高密度電路板的驗證和最終簽核。雖然 PCB 設計人員可能需要稍長的時間，來完成設計反覆運算並糾正基本的 SI/PI 問題，但這樣可以減少重新設計，為專案節省大量的時間和成本。

本文重點闡述了要成功將產品推向市場，PCB 設計團隊需要解決的三大關鍵問題：電源分析、SerDes 鏈路合規和 DDR 記憶體介面合規。採用上述方法，PCB 設計人員能夠依靠自己的力量，在預算範圍內按時交付合格的產品，而無需等待 SI 和 PI 專家抽出時間提供幫助，也不必使用複雜難懂的分析工具。

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延伸閱讀

	SI/PI 聊 Sim 室 16 ｜ 如何在模擬後自動產出報告
	實用筆記 ｜ DDR5 時代來臨，新挑戰不可忽視
	技術指南 ｜ 如何在 SystemSI PBA 中使用多種不同的 IBIS model
	白皮書 ｜ 在雲中運行 Clarity 3D Solver，對複雜系統進行電磁分析