高度整合封裝系統
在現今要求產品功能多、耗電量小、訊號特性佳及最小化的高度「集積化」條件之下，我們不得不拉高單位面積的功能密度，所以連傳統封裝的 MCM 架構也無法完全切合其需求。除了 side-by-side 的封裝架構之外，新的 System-in-package (SiP) 可更著重於高密度晶片封裝的 3D 整合，但由於傳統的 EDA 程式並未全面顧及製程及其自動化的需求，所以 SiP 對系統架構及工程師來說是一項全新的挑戰。
Cadence 的 System-in-package (SiP) 除了含括 APD 的封裝功能之外，並可將多個高接點數量的晶片以 3D 疊合的方式和被動元件整合到單一載板上，並且可實現及整合其查驗、連線、架構定義、優化和驗證等種種製程及自動化的需求。
Cadence 的 System-in-package (SiP) 除了含括 Allegro Package Designer (APD) 各種封裝設計功能之外，還多了以下更便利的架構：
SiP Digital Architect 選購
表格化的邏輯定義管理工具，總管多個晶片間的不同連線來源 / 格式.並與 Cadence Innovus, Virtuoso 和 Allegro 緊密結合。
>> 原廠資料晶片疊構管理
可處理晶片接點的編輯及更動。
可處理晶片重疊的架構並管理其疊片及介層。
全 3D 的顯示效果及規則檢查
內建 3D 的顯示介面以處理比 APD 更複雜的晶片重疊架構。
組裝規則檢查
直接套用後端產線的組裝及生產規則做設計時的檢查規範，以減少修改的發生並確保其「可製造性」。
SiP Layout WLCSP Option 架構 選購
超薄 Fan-out 的 WLCSP 架構 選購，SiP 支援與 TSMC 驗證整合過的 InFO 架構功能,並整合 PVS 驗證流程。
>> 原廠資料Allegro Sigrity Package Assessment and Extraction Option 選購
整合 XtractIM 等封裝設計專用的模型萃取及電氣評估軟體，與 APD/SiP 直接整合併可雙向 Highlight。
>> 原廠資料OrbitIO Interconnect Designer 選購
IC 設計最佳規劃軟體，可跨 IC / Package / PCB 整合三界的資料，做最全面完整的規劃再輸出給各界作實際後段設計。
>> 原廠資料Cadence Package 整合技術
Cadence Package 整合技術著重於 IC 接點優化、最佳打線設計、設計規範下的載板設計、精確連線萃取及模型建立還有訊號 / 電源模擬的整合。 Cadence IC / package 整合平台能夠連結 IC 和 package，可以在設計階段即解決問題，符合對成本、效能及上市時程的總體考量。
IC 封裝是 silicon-package-board 的設計流程中相當重要的一個階段。聯結 Allegro 提供一個從電路板到封裝 / SIP 的完整且可分階的架構。另外與 First Encounter 聯結也提供 IC 到封裝的虛擬原型整合架構，利用這樣雙階段整合架構，可在有限的時間與成本下達到最佳的全系統整合之目的。
Cadence® SiP Layout 也提供了完整的 constraint 和 rules-driven 的 substrate 設計環境，包含了 3D 的顯示驗證和編輯能力,更整合了 Cadence OrbitIO™ 的規劃和整合讓 Silicon-Package-Board 的連結規劃和最終的設計得以有最全面的考量和實現
Cadence SiP Design 主要特點
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提供 3D 的 Die Stack 建立和編輯介面,以提供快速的疊 DIE 和優化功能 |
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支援 PiP, PoP 和 Interposer 等先進封裝架構 |
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可做連線訊號指定以減少層面的使用並符合 SI 的需求 |
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內建 Cadence 3D Design Viewe 可查看設計的 3D 架構 |
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可做 3D 的 Wirebond 間距檢查並查看其真實 3D 的樣式 |
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支援雙向的 ECO 和 LVS 流程，以支援全流程的 Co-Design 環境整合架構 |
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內建完整的 DFM / DFA 檢查規範以提高產品的良率和可製造率 |
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與 OrbitIO 完全整合，以實現由 DIE 到 Package 甚至再到 PCB 的完整路徑架構規劃 |
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能夠以 XML 格式的 abstract 檔將 Die / BGA 資料與 Cadence Innovus™ 和 Virtuoso® 的 IC 設計工具做雙向的溝通 |
Cadence SiP Layout
Cadence SiP 數位佈局軟體提供了依所定的條件和規範的 SiP 設計環境，其中包括了載板的架構、佈線、系統階的連線優化、生產資料轉出、全設計的整體驗證等，而最重要的如與 IC 端的 I/O 接點規劃和 3D 的晶片重疊編輯環境，另外還有即時的 DRC 檢查以配合壓層或陶瓷等不同的技術和規範，而支援任意角度的自動佈線引擎可快速地依照規範自動走完所有的佈線。
效益
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3D 式的晶片重疊編輯架構 |
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支援 IC 端的 I/O 接點規劃以優化 IC、substrate 和 system 間的接點擺設 |
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對 flip-chip 設計有自動扇出功能，不須以人工耗時去繪製扇出點 |
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依規範式的 HDI 設計及自動輔助的佈線功能可大幅降低錯誤並加快佈線速度 |
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內建完整的載板 DFM 機制以加速生產資料的準備並減少製程上的問題 |
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擁有真實的 3D 顯示平台可作 3D 化的打線驗證和檢查平台，並可做組裝和測試的標注交換文件 |
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切圖設計可加速上市時程並整合設計資源 |
系統連線總管 SYSTEM CONNECTIVITY MANAGER (SCM) 選購
SCM 是 SiP Digital Architect 的中控台，主要用來管理 SiP 設計時的架構及連線關係，可以載入 IC 晶片的 Verilog 連線關係及 PCB 上載板的 FootPrint 外形腳位資料，以統合整體的連線關係做為 SiP 設計時工程變更 (ECO) 管理甚或佈線與連線比對 (LVS) 的依據，確保整合 IC 資料後所有邏輯設計與實體設計能夠完全匹配。
虛擬連線系統 VIRTUAL SYSTEM INTERCONNECT (VSIC)
虛擬連線系統 virtual system interconnect (VSIC) 平台是一拓樸圖形分析架構，可做系統階的 SI 訊號模型萃取或分析之用，其內建的模擬可做時域及頻域的 (含S-參數) 分析，而與到其他家整合的 3D 擬態 field solvers 可萃取出更精細、更準確的 IBIS、RLGC 或 S-參數之 3D 幾何模型。
Die Editor
Distributed IC-Package CoDesign 選購 包含了 Die Editor，他可以讓您在 SiP 操作環境下 看到晶片的 I/O Pad ring 和 die bump 矩陣以及連接之間的 flight line，利用 Die Editor 您可以載入由 Encounter 所轉出的 Die abstract 檔再加以編輯其 I/O和 bump 的位置並控制其顯示效果，而優化調整過後的新狀態也可藉由 Die abstract 檔回傳至 Encounter 的 IC 工具上。
I/O 接點規劃程式
I/O planner 可以定義及優化 IC 晶片的 bump 矩陣、I/O pad ring/array、I/O 位置及 RDL 走線架構，可由 Die abstract 檔載入或完全手定或是由晶片的 LEF / DEF 或 OpenAccess 來定出其接點架構，並與其它晶片一同整合到 SiP 的載板上。I/O planner 是建立在 Encounter 技術架構上以確保能百分之百的與前段的 IC 設計完全連結並相容。
載板零件擺放程式
零件擺放可讓我們先驗證各種 SiP 封裝概念的實體雛形，並可在規範管控及有連線關係的環境下來實現 correct-by-construction 的 SiP 封裝設計流程，整合了晶片的接點、被動元件、連線關係和管控規範來規劃出最真實的可製造的 SiP 設計流程。讓 SiP 設計者可利用其直覺式介面在先前的建構及驗證設計過程中考慮到最重要或最須注意的部分。
3D 的晶片疊構編輯器
提供 3D 式的晶片疊構以符合現今複雜的疊片架構，並可有 spacers、interposers 介層及 wirebond 和 flip chip 等不同貼片方式選擇。
全 3D 的顯示介面
Cadence 3D Design Viewer 是一個全 3D 的顯示介面及 3D 的 wirebond DRC 檢查介面，可查看及檢視整個設計或是所指定的條件，如某個晶片或複雜的貫孔矩陣，並提供了跨組間的全模檢視平台。
整合的設計規範管理介面
如同 Allegro 般的 Constraint Manager 提供了一個階層化試算表式的設計規範設定管理介面，可在此依照設計的需求設定封裝的設計規範和條件，如線長匹配甚或是佈線樣式，如差動訊號、阻抗匹配、訊號延遲等等，也可用它來載入先前案件或其他 IC 廠商提供的標準架構，如 PCI-Express 和 DDR2 等，以延用架構並加速設計流程。
3D Field Solver 整合 選購
利用其他家 3D field solvers 嵌入介面的緊密整合，除了 spice 為基底的 solvers 之外，也可直接連動到 SiP 的實體設計，以直接萃取模型並做分析。使用者不需要浪費時間做程式及資料或定義的轉換，讓工程師在不失電氣特性的條件下完成最佳的 SiP 實體設計。另外，經由分析和設計技術檔的延用及分享讓我們不只因套用前輩的經驗值而加速設計流程，並且能夠與其他辦公室的工程師互相分享設計經驗。
晶片階的 IR DROP 分析
整合 Encounter Power System 為核心可做靜態或動態的 IR Drop 分析，以封裝的主 IC 的 RLC 模型對電源和地的消耗狀況做不同狀況的電流阻抗壓降分析。
載板編輯程式
SiP 設計時，載板編輯程式可以從架構的選定到最後出光罩前的實際擺設及佈線設計步驟都全部實現，它提供了規範管控及有連線關係的環境來實現 correct-by-construction 的 SiP 封裝設計流程，其佈線環境可以用很直覺的方式來設計出 PGA、LGA、BGA、micro-BGA、CSP 及 flip-chip 和 wirebond 等各種架構，而內嵌的全 3D field solver 可萃取出精細且準確的 RLC 幾何或 S-參數之模型以供 PCB 設計時載入之用。
自動 / 手動打金線
利用全新強大的打線功能可快速的建立或編輯出各種的 bondshell，依規範管控的 bond finger 架構可以建出對稱或非對稱的 staggered die、多階的 bond levels、多重的 bond rings 之設計，快速建立出單一或多個晶片重疊含的 power 及 ground rings 的 bondshell，以達到 「autobond」 的目標，再配合其特有的 bondfinger 推擠功能，可以在數分鐘之內即完成各種複雜的 bondshells，而真實的 wireprofile 可達到 DFM-driven 的設計架構，以防範於未然，甚至可直接套用 Kulicke & Soffa 所驗證過的定義檔以確定所設計出的打線資料能夠真正被生產實現，晶片接點和電源/地的銅圈也可以很快速的建立、編輯和優化以配合現今多重電源的需求。
組裝規則檢查 Assembly rule checking (ARC)
ARC 提供超過 50 多種 SiP 特有的組裝及生產規則檢查，可以把這些規則加以分類或單獨指定，最終的檢查也會顯示在 Constraint Manager的DRC 頁面中及圖檔上。
切圖設計
切圖設計可提供多個使用者同步的設計環境來加速上市時程，可將整份設計依其區塊或層面切分給多個使用者同時設計，而使用者可查看別區塊的的最後更新結果加以配合調整，進而壓縮整份設計的總體設計時程。
與客製 IC 工具 Virtuoso Layout Editor 的整合 選購
SiP RF Architect XL 提供了與 Virtuoso DFII 下的單一整合環境，在這個系統階的環境下您可以利用 Virtuoso 線路圖(Composer) 上繪製並模 擬 RF / 類比晶片或各種被動元件。也可以由 Virtuoso Layout 建出 Die 的 Footprint 給 SiP 使用，而由 Virtuoso 線路圖所連動的 SiP 載板階的 RF Pcell 更能自動建出所需要的各參數式零件。若您要做後段模擬也可藉由 SiP RF Architect XL 對重要訊號萃出其寄生模型再回應至 Virtuoso 並自動建立其 Testbench。
