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Allegro Design Authoring

最完整的零件庫管理及線路圖開發工具

Cadence® Allegro® Design Authoring 提供企業線路圖設計方案,電路圖的設計者可以快速,高效率的創建複雜的設計。它提供了高效率的功能,例如可以 Reuse 之前線路圖使用的方塊圖模組或是局部功能的 Page 甚至到整份線路圖。

以團隊基礎的開發為目的,Allegro Design Authoring 可以讓電路圖設計工程師和 PCB 佈線工程師同步工作。用戶可以從 Allegro Constraint Manager 設定和指定 physical和 electrical 設計的規則。全流程的設計還包含 AMS Simulation 可針對 analog 及 digital 訊號 function 模擬及 PCB SI 訊號模擬分析,另外也能整合 FPGA 設計。

藉由 Project Manager 平台可以控管「線路圖設計」、「PCB 佈局走線」、「建立及維護零件庫」

在 DE-HDL 中擁有 Project Manager 平台,此平台除了可以讓 EE 工程師繪製線路圖以外,PCB 佈線工程師亦可由此平台開啟 Layout tool,如需要建立線路圖零件或是 PCB 包裝也都能由此平台進入相關編輯。

擁有 Constraint Manager 平台

DE-HDL 中如何設定相關訊號走線規則?

這時必須透過 Constraint Manager 設定,在 DE-HDL 裡擁有和 Allegro PCB Designer 一樣的 Constraint Manager Function,工程師可以在這裡面定義線寬、線距、線長、差動訊號等等,再透過 Netlist File 直接帶入 PCB 中,因為設定參數介面相同,所以帶入 PCB 中可以降低規則設定出錯的機率及節省整理規則表格和重複確認的時間。

Cadence® Allegro® Design Authoring 特點

1.

提供線路圖及 HDL/Verilog® 設計的輸入。

2.

可設定分配及管理高速訊號的規則。

3.

支援群組 Net、BUS 線、XNet 和差動訊號。

4.

強大完整的零件庫建立與管理減少重工次數。

5.

利用 Design Differences 可讓線路圖及 PCB 佈線達到同步動作。

6.

支援多位使用者同時開發並有系統的版本控管。

7.

整合操作簡便的 SI 工具在 PCB 佈線前的訊號模擬及訊號分析。

Schematic Editing

Allegro Design Authoring 是藉由互相合作設計的方式達到工作流程的最佳效率,一個設計可以被切分為一頁或是一個方塊圖,分配給不同的工程師進行設計。工程師可以一起分工在不同的地方。這種分工設計的方式讓 Allegro Design Authoring 在大型設計上提昇非常高的效率,還提供了跨頁對接標示可以簡單的找到訊號的連結,在 Allegro Design Authoring 或是 Allegro PCB Editor 任何一邊如有變更的話可以進行合併和同步更新。

Customizable Rules Checking

Allegro Design Authoring 擁有 Rule Checker 真正全方位的線路檢查,針對公司及您的專案上進行『電性屬性』 、『設計規則』 、『屬性名稱』、『語法』 、『值』的正確性。此外它還能讓您自訂檢查規則並確保設計符合的需求。

Design Reuse with Module Design

大多數的設計都是由其他的設計或是 Reuse 現有的線路零件來完成的。Allegro Design Authoring 有多種 Reuse 方法,你可以選擇最有效率的方式應用在設計上,以減少 Rework 的時間和降低錯誤。electrical constraints set 亦可重複利用。

Design Variants

在 Allegro Design Authoring 中可利用 Design Variants 的特色,在架構層面上你可以節省更多的時間和精神。

譬如:相同一份設計有時會因為不同機種或是不同地區的產品會需要選擇哪些料該上件,如果每個機種或是每個地區皆要一份線路圖,線路圖會很多不易管理,如靠人工在 BOM 表中手動挑除,也容易造成不必要的疏失,此時可以利用 Design Variants 幫工程師避免這些問題。

Bill of Materials Generation

Allegro Design Authoring 提供 BOM 的產生,輸出的 BOM 表格式有 ASCII 文字檔、表格式或 HTML,確保零件的清單可以精準的符合您的需求,您可以針對標準的線路或是有設定 Variants 的線路產生 BOM 表,Allegro Design Authoring 可以將電器屬性的零件和非電器屬性的零件結合在同一份 BOM 表中。

PCB Editor Integration

Allegro Design Authoring 和 Allegro PCB Editor 的整合使得整體的效率提高。前到後的整個流程可以自動將 Allegro PCB Editor 有 pin 或是零件對調的部份直接 Back Annotate 回線路圖中。使用設計不同比對功能,可以比對現在線路圖和目前 PCB 板的差異並可選擇直接 update 線路圖或是 PCB,達到兩邊版本的一致性。

Part Development

Allegro Design Authoring 流程還包含零件建立,可以新增和驗證零件的資料。建立零件的平台提供了強大的功能組合,包含快速輸入和運用資料建立,也可以定義 Power 和 Ground 腳是否需要顯示在線路圖上。

AMS Simulation

Allegro Design Authoring 整合了 Allegro AMS Simulator 210,可以設定模擬零件的規格,針對線路 function 訊號模擬。也可以在線路圖中和訊號模擬的環境透過交叉比對快速的找出設計中的缺失。讓 Allegro Design Authoring 的客戶們,提供了一個可靠、低成本訊號模擬驗證流程方案。

High-Speed Design

整合了 Allegro Constraint Manager 可以快速且簡單的產生線路的拓樸結構,加入 physical 和 electrical 規則讓連線關係更可靠。擁有完善的 Constraint 設定,用戶只須按照需求設定好佈線的規則,節省了繁瑣的人工檢查時間,提高了工作效率!更能夠定義最小線寬或線長等參數以符合當今高速電路板佈線的種種需求。

Constraint Manger 中的設定會透過 Netlist 一起帶到 Allegro PCB Editor 工作環境中,在擺零件及佈線時依照規則處理及檢查,而這些規則資料的經驗值均可重覆使用在相同性質的電路板設計上。

Concurrent Team Design

Team design authoring 可以讓不同的設計者共同合作在階層式定義的線路中,透過階層式電路圖進行分割去定義工程師成員,可以各自針對他們的 partition(s) 進行設計。

Allegro Design Authoring Team Design Option 提供團隊的分配指派和通知被委任的工程師執行他們的設計開發,提供一個檢視的平台可以看到每一個團隊人員開發的狀況,這樣一個流程針對專案的時間性和加快設計之間的時間提供更多的靈活性。

PDF Publishing

Design Publisher Option 可以將線路圖轉換為帶有屬性的 PDF File 且保全單一檔案圖形的線路設計,這樣一個 PDF File 提供了工程師可以直接 Review 線路上的屬性和設計規則,也可以控制您希望輸出的資料。