SiP 簡介
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 產品規格 | DM


Cadence SiP Design

在現今要求產品功能多、耗電量小、訊號特性佳及最小化的高度"集積化"條件之下，我們不得不拉高單位面積的功能密度，所以連傳統的MCM架構也無法完全切合其需求。除了side-by-side的封裝架構之外，新的System-in-package(SiP)可更著重於高度晶片封裝的(3D)整合，但由於傳統的EDA程式並未全面顧及製程及其自動化的需求，所以SiP對系統架構及工程師來說是一項全新的挑戰。

Cadence的System-in-package(SiP)可將多個高接點數量的晶片以3D疊合的方式和被動元件整合到單一載板上，並且可實現及整合其查驗、連線、架構定義、優化和驗證等種種製程及自動化的需求。


Cadence的System-in-package(SiP) 除了含括Allegro Package Designer (APD) 的各種封裝設計功能之外，還多了以下更便利的架構 :

•系統連線總管 (SCM)

表格式的系統連線管理程式來總管多個晶片間的不同連線來源/格式，可大幅縮短時程(選購)

•晶片疊構管理

可處理晶片接點的編輯及更動
可處理晶片重疊的架構並管理其疊片及介層

•全3D的顯示效果及規則檢查

內建3D的顯示介面以處理比APD更複雜的晶片重疊架構

•組裝規則檢查

直接套用後端產線的組裝及生產規則做設計時的檢查規範，以減少修改的發生並確保其"可製造性 "


Cadence Package 整合技術

Cadence Package整合技術著重於IC接點優化、最佳打線設計、設計規範下的載板設計、精確連線萃取及模型建立還有訊號/電源模擬的整合。

Cadence IC/package整合平台能夠連結IC和package，可以在設計階段即解決問題，符合對成本、效能及上市時程的總體考量。

IC封裝是silicon-package-board的設計流程中相當重要的一個階段。聯結Allegro提供一個從電路板到封裝/SIP的完整且可分階的架構。另外與First Encounter聯結也提供IC到封裝的虛擬原型整合架構，利用這樣雙階段整合架構，可在有限的時間與成本下達到最佳的全系統整合之目的。

切圖設計

切圖設計可提供多個使用者同步的設計環境來加速上市時程，可將整份設計依其區塊或層面切分給多個使用者同時設計，而使用者可查看別區塊的的最後更新結果加以配合調整，進而壓縮整份設計的總體設計時程。

Cadence SiP Design主要特點

• 完整IC封裝設計流程
• 簡便快速的流程
• 可重複套用先前設計
• 載板substrate可做最有效及最經濟的應用
• 可在IC設計初期即可決定要採用那種最佳的封裝和載板技術
• Design partitioning可讓多人同時設計同一份設計
• 可方便及準確地預估實體、電氣、電源傳輸等特性 ( Cadence Package SI)
• 可用選購的3D field solver精確建立出整體或局部的3D封裝模型(選購)
• 可萃取Encounter的IC晶片之I/O padring/array和封裝載板資料，整合成同步的流程，使得整體的
　 可佈線率、重要訊號的聯結和I/O padring/array的排佈都能夠做最佳的整合和考量
　 (Allegro Package Designer XL)(選購)
• 能夠與Encounter或其它(支援LEF/DEF和OpenAccess) IC設計工具做雙向的ECO溝通
　 (Allegro Package Designer XL)(選購)
• 可執行die to die，由晶片經過不同電路板連結再到最終晶片上的全系統連結分析
　 (Cadence Package SI)(選購)

 

Cadence SiP Digital Co-Design Technology

消費性電子產品越來越多樣的功能需求使得SiP也越見其重要，因為SiP封裝技術可以提高功能密度、整合不同製程晶片、降低電耗、保持訊號特性及完整性，然而這也代表著SiP設計需要工程師有更多不同領域的經驗、知識及對最新訊息的掌握，但也因此限制了其導入的程度。所以藉由SiP的co-design整合架構可以很方便地將多個高接點數量的晶片和被動元件整合到單一載板上，並且可以套用各種前輩的SiP設定值以加快設計流程。

Cadence SiP可以連結Cadence Encounter的die接點及Virtuoso的RF模組，並連結到 Allegro的package/board作全系統連結。


Connectivity Driven Co-Design Solution

當我們要將多個高接點晶片，如由Encounter和Verilog整合在一起時，其主要的挑戰有SiP 階的連線關係定義和管理、SiP上實際晶片擺佈的樣式，如晶片重疊或其接點的預估及優化，以減少載版階的佈線並且維持訊號的完整性。


要實現 Cadence 的SiP CoDesign 主要分成底下品項:

• Cadence SiP Digital Architect (XL和GXL)-前端連線/功能定義工具SCM以做設計概念的
　 定義和實現
• Cadence SiP Layout(XL) - 依所定的條件和規範做載板的實際架構及生產設計用
• Cadence SiP Digital SI (XL) -萃取細部的接線資料及模型，做為訊號完整或電源分配的分析
• Cadence Chip Integration Option -來直接連結數位的Encounter或客製Virtuoso的IC設計工具


Cadence SiP Digital Architect

Cadence SiP Digital Architect 提供一個SiP的雛型概念，讓我們在設計的初期就可以將die接點和封裝載板及PCB之間的連線/規範提供了一個整合的環境，利用其特有的System Connectivity Manager系統連線管理程式，讓我們在做IC-SiP–PCB整合設計時能夠更巨觀地定義出系統的連線/功能定義，並達到最佳的優化效果。

Digital Architect可讓工程師在最小功耗的情況下做最高功能密度的可行性研究，除了支援 IC 主導式或載板主導式的不同架構外，也支援其工程變更(ECO)和佈線與線路比對(LVS)的驗證機制。

由於Digital Architect是以數位資料為基底，所以當有類比或RF混合訊號在設計內時會以階層式的sub-block(s)來實現及管理。

效益
• 提供快速的最高功能密度及最小功耗的可行性研究
• 提供快速的系統階連線定義並可整合外部實體資料以驗證實際的效能
• 提供 IC 接點 padring/array 的整合和優化功能以連結 IC、載板和系統端


Cadence SiP Layout

Cadence SiP數位佈局軟體提供了依所定的條件和規範的SiP設計環境，其中包括了載板的架構、佈線、系統階的連線優化、生產資料轉出、全設計的整體驗證等，而最重要的如與IC端的I/O接點規劃和3D的晶片重疊編輯環境，另外還有即時的DRC檢查以配合壓層或陶瓷等不同的技術和規範，而支援任意角度的自動佈線引擎可快速地依照規範自動走完所有的佈線。

效益

• 3D式的晶片重疊編輯架構
• 支援 IC 端的 I/O 接點規劃以優化 IC 、 substrate 和 system 間的接點擺設
• 支援與 IC 端的訊號完整及可佈線率的連線優化
• 對 flip-chip 設計有自動扇出功能 ， 不須以人工耗時去繪製扇出點
• 依規範式的 HDI 設計及自動輔助的佈線功能可大幅降低錯誤並加快佈線速度
• 內建完整的載板 DFM 機制以加速生產資料的準備並減少製程上的問題
• 擁有真實的 3D 顯示平台可作 3D 化的打線驗證和檢查平台 ， 並可做組裝和測試的標注交換文件
• 切圖設計可加速上市時程並整合設計資源


Cadence SiP Digital SI

Cadence SiP Digital SI可作SiP的IC到PCB之間整體訊號的完整模擬環境，利用其他家3D field solvers的嵌入介面使您也可實現此種SPICE為基底的3D模擬環境，並能達到以最少成本獲得最大產品功效的封裝目的。為了要模擬及萃取複雜的3D模型，SiP Digital SI也支援S-參數及高速高容量的模擬運算(10,000 bits/sec) 能力之快速且精確的MGH分析。

效益

• 提供實體與電氣到模擬間的完全整合環境
• 可萃取出佈線前pre-及佈線後post-之拓樸圖形架構，以做為分析或驗證之用
• 內含SPICE為基底的模擬引擎可整合其他家的3D field solvers
• 虛擬架構可供封裝產品成本及特性的最佳考量
• 可直接讀寫 Cadence Digital SiP Layout的檔案
• 可驗證是否有足夠且有效的 PDN 電源分佈
• 萃取出局部或所有的佈線間3D寄生模型回傳至Virtuoso的Testbench
　 (若是 RF 或混和訊號的SiP設計時)