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| •對於以下課程，本公司保留更改之權利，將於開課前通知學員。 |
|
開
課 時
間 表 |
<%
set rs = server.CreateObject("adodb.recordset")
sql = "select * from Course order by sort "
rs.Open sql,cn,1,1
do
%>
| 所需點數 |
課程名稱
天數 / 費用
適合對象 |
課程內容 |
2月 |
3月 |
4月 |
|
Cadence IC相關課程 |
20點 |
Cadence Virtuoso Layout Editor
1天 / 費用NT$6,000(含稅) |
|
未定 |
未定 |
4/5 (四) |
適合對象:基本半導體及UNIX OS概念
|
|
40點 |
Cadence Virtuoso
XL Layout Editor
2天 / 費用NT$12,000(含稅)
|
|
2/29,3/1
(三)(四) |
未定 |
未定 |
適合對象:基本半導體及UNIX OS概念
|
|
| 20點 |
Cadence Virtuoso AMS Design
1天 / 費用NT$6,000(含稅) |
|
未定
|
3/09 (五) |
未定 |
適合對象:有積體電路設計概念
|
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| 20點 |
Cadence Virtuoso ADE
1天 / 費用NT$6,000(含稅) |
|
2/16 (四)
|
未定 |
未定 |
適合對象:有積體電路設計概念
|
|
| 20點 |
Cadence Virtuoso ADE V6.x
1天 / 費用NT$6,000(含稅) |
|
未定
|
3/23 (五) |
未定 |
適合對象:有積體電路設計概念
|
| 20點 |
Cadence Assura Verification
1天 / 費用NT$6,000(含稅) |
|
未定
|
3/16 (五) |
未定 |
適合對象:
|
| 20點 |
Cadence PVS
1天 / 費用NT$6,000(含稅) |
|
02/17 (五)
|
未定 |
未定 |
適合對象:
|
| 20點 |
Cadence Virtuoso Accelerated Parallel Simulator (APS) Workshop
1天 / 費用NT$6,000(含稅) |
|
未定 |
未定 |
4/13 (五) |
| 適合對象: |
| 20點 |
Cadence RF Analysis with Virtuoso Spectre Simulator
1天 / 費用NT$6,000(含稅) |
|
未定 |
未定 |
未定 |
| 適合對象: |
| 20點 |
Cadence Virtuoso Layout
Design Basics
1天 / 費用NT$6,000(含稅) |
|
未定 |
未定 |
4/20 (五) |
| 適合對象: |
| 20點 |
SKILLCAD Flat Panel
Layout Editor
1天 / 費用NT$6,000(含稅) |
|
2/10 (五) |
未定 |
4/6 (五) |
| 適合對象: |
|
Cadence OrCAD 相關課程 |
| 10點 |
Cadence OrCAD Capture 線路圖
V16.5版本
1天 / 費用NT$3,000(含稅) |
|
未定
|
3/13 (二)
|
4/17 (二) |
適合對象:有基本電子概念
|
|
| 10點 |
Cadence OrCAD Capture
V16.5進階課程
半天 / 費用NT$3,000(含稅) |
|
2/23 (四)
下午 |
3/22 (四)
下午 |
4/26 (四)
下午 |
適合對象:已有Capture使用基礎及經驗，想更了解其進階用法 |
|
| 10點 |
Cadence OrCAD PSpice
基礎課程 - V16.3版本
1天 / 費用NT$3,000(含稅) |
|
未定 |
3/28 (三) |
未定 |
適合對象:有Capture使用基礎，想事先模擬線路功能及規格 |
|
| 10點 |
Cadece OrCAD Capture CIS
半天 / 費用NT$3,000(含稅) |
|
請來電洽詢 |
請來電洽詢 |
請來電洽詢 |
| 適合對象:有基本電子概念或零件庫欄位概念 |
|
Cadence Allegro 相關課程 |
| 60點 |
Cadence Allegro 基礎課程
V16.5版本
3天 / 費用NT$18,000(含稅) |
|
2/7,8,9
(二)~(四) |
3/6,7,8
(二)~(四) |
4/10,11,12
(二)~(四)
|
適合對象:需有基本電路板概念 |
|
| 60點 |
Cadence Allegro 進階課程
V16.5版本
2天 / 費用NT$18,000(含稅) |
|
2/21,22
(二)(三)
|
3/20,21
(二)(三)
|
4/24,25
(二)(三) |
適合對象:已有Allegro使用基礎及經驗，想更了解其進階用法 |
|
| 60點 |
Cadence Allegro SI 基礎課程
1天 / 費用NT$18,000(含稅) |
|
未定 |
3/14(三) |
未定 |
適合對象:有基本電路及電路板概念 |
|
| 60點 |
DE-HDL 基礎課程
2天 / 費用NT$18,000(含稅) |
|
未定 |
未定 |
4/18,19
(三)(四) |
適合對象:有基本電子概念 |
|
其它課程 |
| 10點 |
WISE GerbTool
1天 / 費用NT$3,000(含稅) |
|
未定 |
3/29(三)
|
未定 |
適合對象:需有基本Layout輸出概念 |
|
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※上課時間: 9:30 AM ~ 12:00 PM ; 1:30~4:30 PM (視上課情況彈性調整)
※報名方法
|
※備註:
1.報名後，服務人員將以電話通知，接到通知者才算完成報名手續
2.每班名額為18名，一人一機(特殊班別除外)
3.三日內如無接到通知，請與客服人員聯絡
4.聯絡人: Tel:(02)2995-7668 #2332 黃小姐 #2327 吳小姐
FAX: (02)2995-7559
5.已報名而未參加者視同棄權
6.全程禁止錄影，謝謝!
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交通工具 |
說
明 |
備
註 |
| 公
車 |
台北:
台北車站
: 257、513、輔大-台北、迴龍-台北
西門町成都路 : 635、637、235、513、257、藍2
台北橋 : 616、638、639、636、801、803、泰山-台北、公西-北門
板橋車站:
板橋-淡海 (公車站-第四月台)
板橋-基隆 (公車站- 第一月台)
806 (北二出口)
|
請至中興街口站下車 |
汽
車
機 車 |
北一高： 自五股交流道或三重交流道下，往二重方向轉至重新路
北二高： 自中和交流道往板橋方向，經大漢橋右轉至重新路
停車資訊
<便利停車場>
汽車：20元/小時
機車：30元/次
<園區停車場>
汽車：30分鐘免費，過後每30分鐘15元，每日最高收費為270元
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•Cadence IC相關課程 :
Cadence Virtuoso Layout Editor |
本課程所需時間為 一天 包括的內容有:
| *Understand the Virtuoso Layout Editor Environment |
| *Edit Layout Design |
| *Export finished designs for mask making |
| *Edit Layout designs with Turbo function |
| *Edit Layout designs with Turbo Tool Box |
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| TOP |
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Cadence Virtuoso XL Layout Editor |
本課程所需時間為 二天 包括的內容有:
| 第一天 |
| *Introduction to Virtuoso XL Layout Editor |
| *Layout Generation |
| *Editing virtuoso XL Placement |
| *Creating Interconnect in Virtuoso XL |
| *Using the Wire Editor |
| 第二天 |
| *Analyzing and Updating Data |
| *Working with Hierarchical Designs and Variables |
| *Abstract Generation |
| *Virtuoso Custom Placer Setup |
| *Pin Placement with Virtuoso Custom Placer |
*Placement Planning and the Autoplacer
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| |
Cadence Virtuoso Layout Editor V6.X |
本課程所需時間為 一天 包括的內容有:
| *The Design Environment |
| *Layout Design Setup |
| *User Interface |
| *Creating Basic Layout |
| *Hierarchical Editing and Stream Translation |
| *Quick Cells and Design-Rule-Driven Editing |
| *Virtuoso Toolbox |
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| TOP |
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| |
Cadence Virtuoso AMS Design |
本課程所需時間為 一天 包括的內容有:
| *Introduction to Virtuoso AMS Designer in ADE |
| *Using the Hierarchy Editor to Control the Configuration |
| *Using the Virtuoso AMS Environment to Run Simulations |
| *Command-Line Control of Virtuoso AMS Designer |
| *Introduction to the Verilog-AMS Language |
| *Verilog-AMS Module Content |
| *Discipline Resolution |
| *Using the UltraSim Solver in AMS |
| *Using the AMSD Incisive Flow for Design Verification |
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| TOP |
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Cadence Virtuoso ADE |
本課程所需時間為 一天 包括的內容有:
| *Schematic Entry Flow |
| *Analog Simulation |
| *Displaying Simulation Results |
| *Analyzing Simulation Results |
| *Using the OCEAN and SKILL Languages |
| *Parametric 、Corners、Monte Carlo、Optimization Analysis |
| *Macromodels, Subcircuits, and Inline Subcircuits |
| *Hierarchy Editor |
| *Inherited Connections |
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| TOP |
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Cadence Virtuoso ADE V6.X |
本課程所需時間為 一天 包括的內容有:
| *Overview of circuit simulation in the Virtuoso Analog Design Environment |
| *Analog Simulation |
| *Displaying Simulation Results |
| *Analyzing Simulation Results |
| *Using the OCEAN and SKILL Languages |
| *Macromodels, Subcircuits, and Inline Subcircuits |
| *Hierarchy Editor |
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| TOP |
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Cadence Assura Verification |
本課程所需時間為 一天 包括的內容有:
| *Assura Verification 流程介紹 |
| *DRC 與 LVS 的執行 |
| *透過介面介紹 Assura DRC 、 LVS 除錯技術與方法 |
| *DRC 與 LVS 的執行參數 (Run Parameters) 設定 |
| *以 Text Label 輔助 LVS 驗證以及觀念解說 |
| *介紹 Assura top-down 與 bottom-up 驗證方法 |
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| TOP |
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| |
Cadence PVS |
本課程所需時間為 一天 包括的內容有:
| *Cadence Introduction |
| *Running ERC |
| *PVS in Encounter |
| *Running DRC |
| *Running LVS |
| *Practice Exercises |
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| TOP |
|
•Cadence OrCAD相關課程 :
Cadence OrCAD Capture 線路圖 |
本課程所需時間為 一天 包括的內容有:
| *建立新零件 |
*建立新工作檔 |
| *多張式平坦電路的應用 |
*圖檔間的複製在利用 |
| *零件名稱編輯 |
*DRC圖面檢查 |
| *跨頁連結的應用Adding intersheet signal references |
*產生零件清單及其他報表 |
| *宣告零件及訊號屬性 |
*產生連線關係到LAYOUT程式 |
| *階層式設計的應用 |
|
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| TOP |
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| |
Cadence OrCAD Captrue V16.3進階課程 |
本課程所需時間為 半天 包括的內容有:
| *Create part |
| -Create multiple part（Heterogeneus part） |
-New part create from spreadsheet |
| -Delete part per package manipulation for heterogeneous part |
-Split part symbol generation |
| *Library correction utility |
| -Verify / Correct library component name and number for Allegro |
| *Editor Schematic |
| -Selection Filter |
-Global replace |
| -Dynamic port/pin update on hierarchical blocks |
-Replace Cache |
| *Annotate |
| -Perform annotation of heterogeneous part |
-Push Occurrence properties into Instance utility |
| *Create netlist |
| -Graser Allegro netlist |
|
| *Other |
| -Q＆A |
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| |
Cadence OrCAD PSpice 基礎課程 |
本課程所需時間為 一天 包括的內容有:
| *Basic Analysis |
| -直流分析DC Analysis |
-交流分析AC Analysis |
| -暫態分析Tran Analysis |
-基本分析的應用Application |
| *Advanced Analysis |
| -參數調變分析 Parameter Analysis |
-蒙第卡羅分析 Monte Carlo Analysis |
| -溫度分析Temperature Analysis |
最壞情況分析Worse Case Analysis |
| *Digital Circuit |
| -組合邏輯電路 Combination Logic Circuit |
-數位最壞情況時序分析 Digital Worst Case Timing Analysis |
| -序向邏輯電路Sequential Logic Circuit |
-自動偵錯功能 |
| -Q&A |
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Cadence OrCAD Capture CIS |
本課程所需時間為半天 包括的內容有:
| *Place CIS Database Part |
| *Change schematic part to CIS Database Part |
| *Check and Synchronize schematic part with CIS part information |
| *Report CIS Bill of Materials |
| *CIS Variant BOM Setting |
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| •Cadence Allegro相關課程 : |
| |
Cadence Allegro基礎課程 |
本課程所需時間為 三天 包括的內容有:
| 第 一 天 |
| *Allegro環境介紹Allegro ENV |
|
| -設定工作環境setup Work Directory |
-控制台/滑鼠/手繪式指令stoke |
| -群組設定/物件高量/查詢物件 |
|
| *檔案類型介紹File format |
*錄影檔的使用Scripts |
| *Env 與 Preference 設定介面 |
*skill的載入及使用 |
| *銲點的建立Pad Stack |
|
| 第 二 天 |
| *零件建立Component |
|
| -精靈自動建立Wizard |
-手動建立零件Manual |
| *板框設計Board Design |
|
| -手動繪制Manual |
.DXF / IDF機構轉入 |
| -板框建立精靈Board Wizard |
|
| *載入連線關係Netlist |
|
| -整合式Allegro 載入連線關係 |
-傳統式載入連線關係3rd Party Import |
| *擺放零件Placement |
|
| -快速擺放零件Quick |
-手動擺放零件Manual |
| 萃取零件Export Lib |
|
| *設定設計規範Design Rule |
|
| *佈線及整線Routing and Glossing |
|
| -修線,整線Slide |
-自動佈線/自動整線Autorouter/Glossing |
| 第 三 天 |
| *鋪銅 Copper |
|
| -負片銅/正片銅 Negative / Positive plane |
-銅箔切割 Split Plane |
| -銅箔設定/編輯/修改/挖銅 Copper editing |
|
| *零件名稱重編 Rename |
|
| -自動重編 auto rename |
-手動零件編名 Manual rename |
| *回編至線路圖 Back annotation |
|
| -新轉法之allegro回編 |
-傳統回編rename.log的編輯和使用 |
| *轉出生產檔案 Manufacturing |
*自動加測試點auto testpoint |
| *自動文字面修 整auto silkscreens |
*各式報表之產生 Reports |
| *轉出底片檔 Artwork |
*鑽頭表之產生N/C legend |
| *載入底片檔import art |
|
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| TOP |
|
| |
Cadence Allegro進階課程 |
本課程所需時間為 二天 包括的內容有:
| 第
一 天 |
| *Allegro
載入連線關係應用 |
|
| -整合式OrCAD
Capture到Allegro新轉法 |
-傳統式
3rd Party Import轉法 |
| *擺放零件Placment |
|
| -依區域考量By
Areas |
-零件外型變換Alt
Symbol |
| -依零件擺放檔By
Placement file |
-邏輯閘/零件腳更換連線關係Swap
gate pins compoent |
| *設定佈線規則Set
Rule |
|
| -差動訊號之應用Differential
Pair |
-其他佈線規則之宣告Other
properities |
| 第
二 天 |
| *佈線相關應用
Route |
|
| -貼圖/併圖 Sub-drawing |
-自動調線長 Elongation |
| *其它
Other |
|
| -設計規範管理環境 CM |
-各種重複使用的應用 Allegro Reuse |
| -模組使用的方式 Module |
|
| *問題與討論
Q&A |
|
|
|
| TOP |
|
| |
Cadence Allegro SI 基礎課程 |
本課程所需時間為 二天 包括的內容有:
| 第 一 天 |
| *Allegro PCB SI Design Flow: Pre-Placement |
| *Topology Extraction |
|
| *Determine and Apply Constraints |
|
| 第 二 天 |
| *Crosstalk Simulation in SigXplorer and Constraint-Driven Placement |
| *Post-Route DRC and Post-Route Analysis |
| *Differential Signal Design Using Allegro PCB SI |
|
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| TOP |
|
| |
DE-HDL 基礎課程 |
本課程所需時間為 二天 包括的內容有:
| 第
一 天 |
| *Getting Started |
|
| -操作介面介紹 |
-建立新專案 |
| -專案環境設定 |
|
| *Design Entry |
|
| -線路圖操作 |
-放置零件 |
| -連接線段 |
-Group的應用 |
| -線路圖CHECK |
|
| *Packaging |
*Hierarchical Design |
| -線路圖netlist report |
-階層式電路設計 |
| *Design Rules |
*Transfer to Allegro |
| -線路屬性設定 |
-線路圖netlist to allego |
| *Introduction to Board Layout |
*Engineering Changes |
| -Layout board change back to 線路圖 |
-替換零件，線路圖零件替換搜尋指令說明 |
| 第
二 天 |
| *Library |
|
| -零件庫建立 |
-一般零件建立 |
| -同類型複合式零件建立 |
-非同類複合式零件建立 |
| *Part Table建立 |
|
| -零件Part Number Mapping |
|
|
|
| TOP |
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| |
| •其它課程 : |
| |
WISE GerbTool課程 |
本課程所需時間為 一天 包括的內容有:
| *載入底片檔data
input |
*檔案格式轉換鏡頭列表檔自動對應Data
Exchange |
| *底片檔之分析檢查Analysis |
*底片檔之檢查及比對Check
/ Compare |
| *底片資料之編輯Modify |
*自動排版Panelize |
| *生產資料輸出Fabrication
Data Export |
*檔案預覽及列印Print
Feature |
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| TOP |
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